KR100504163B1 - Ｓｏｉ 기판 및 그 제조방법 - Google Patents

Ｓｏｉ 기판 및 그 제조방법 Download PDF

Info

Publication number
KR100504163B1
KR100504163B1 KR10-2002-0055443A KR20020055443A KR100504163B1 KR 100504163 B1 KR100504163 B1 KR 100504163B1 KR 20020055443 A KR20020055443 A KR 20020055443A KR 100504163 B1 KR100504163 B1 KR 100504163B1
Authority
KR
South Korea
Prior art keywords
silicon
layer
epitaxial layer
wafer
oxide layer
Prior art date
Application number
KR10-2002-0055443A
Other languages
English (en)
Other versions
KR20040023983A (ko
Inventor
이태완
Original Assignee
주성엔지니어링(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주성엔지니어링(주) filed Critical 주성엔지니어링(주)
Priority to KR10-2002-0055443A priority Critical patent/KR100504163B1/ko
Publication of KR20040023983A publication Critical patent/KR20040023983A/ko
Application granted granted Critical
Publication of KR100504163B1 publication Critical patent/KR100504163B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

SOI 기판 제조방법에 관하여 개시한다. 본 발명은, 실리콘 웨이퍼 상에 제1 Si 에피택셜층과 실리콘 산화물층으로 이루어진 절연층과 제2 Si 에피택셜층을 순차적으로 형성하거나, 또는 도너 웨이퍼 상에 Si-O-Si로 이루어진 클리브면과 Si 에피택셜층과 실리콘 산화물층을 순차적으로 형성하고 실리콘 산화물층 상에 핸들 웨이퍼를 본딩하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 클리빙 공정없이 제조하거나, 또는 Si-O-Si로 이루어진 멀티레이어를 채택하여 클리빙이 용이하므로 SOI 기판의 표면 거칠기가 종래에 비하여 개선되고, 도너 웨이퍼의 결함이 SOI 기판의 액티브층으로 전이되는 것이 방지되므로 SOI 기판의 품질이 향상되며, 도너 웨이퍼를 계속하여 재사용할 수 있으므로 궁극적으로는 생산성 향상과 원가절감을 이룰 수 있고, 양질의 Si 에피택셜층으로 이루어진 액티브층을 얻을 수 있으므로 SOI 기판의 품질이 향상된다.

Description

ＳＯＩ 기판 및 그 제조방법{ SOI substrate and method of manufacturing the same}
본 발명은 SOI 기판 및 그 제조방법에 관한 것으로 특히, 핸들 웨이퍼와 산화물층과 Si 에피택셜층으로 이루어진 SOI 기판 및 그 제조방법에 관한 것이다.
일반적으로 CMOS 트랜지스터의 제조공정에서, 소자 분리는 소자간의 분리 및 CMOS 트랜지스터의 래치업 현상을 방지하기 위하여, 비교적 넓은 면적을 확보하도록 형성된다. 그러나, 이러한 소자 분리 영역은 칩 면적을 감소시키고, 고집적화를 저해하는 요소가 된다.
이와 같은 문제점을 해결하기 위하여 종래에는 반도체 기판 대신에 SOI(Silicon on insulator) 기판을 사용하였다.
이 SOI 기판은 실리콘 핸들링 기판과, 디바이스용 실리콘 기판 사이에 소정 두께의 베리드 절연층이 샌드위치되어 이루어진다. 이러한 SOI 기판은 완전한 소자 분리를 이룩할 수 있어, CMOS 트랜지스터의 래치업 현상을 방지할 수 있어, 소자의 고속 동작이 가능하게 한다는 장점을 지닌다.
이러한 SOI 기판을 제조하는 방법중 하나는, 실리콘 기판내에 산소 이온을 주입하는 SIMOX(Separation by Implanted Oxygen) 기술이 있다. 그러나, 이 SIMOX 기술은 산소를 이온 주입하는 과정에서, 디바이스 형성면에 전위(dislocation)가 발생되기 쉽고, 디바이스 형성되는 층의 두께를 정확히 조절할 수 없다는 단점을 지니므로, 다량의 누설 전류가 발생된다.
종래의 다른 방법으로는 웨이퍼 본딩(bonding) 방법이 있다.
도 1a 내지 도 1d는 웨이퍼 본딩 방법에 의한 SOI 기판 제조방법을 설명하기 위한 개략도들이다.
먼저 도 1a에 도시한 바와 같이, SOI 기판 제조를 위하여 도너(Donor) 웨이퍼(10)와 핸들(Handle) 웨이퍼(20)를 마련한다. 그리고, 도너 웨이퍼(10) 및 핸들 웨이퍼(20) 상부에 각각 산화막(30)을 형성한다.
다음에 도 1b에 도시한 바와 같이, 상부에 산화막(30)이 형성된 도너 웨이퍼(10)에 적정 깊이의 수소 이온을 주입하여 클리브면(Cleave Plane)(11)을 형성한다.
그 다음 도 1c에 도시한 바와 같이, 산화막(30)이 대면하도록 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 본딩한다.
이어서 도 1d에 도시한 바와 같이, 도너 웨이퍼(10)의 수소 이온 주입층(11)이 형성된 부분을 클리빙(Cleaving)하여 핸들 웨이퍼(20) 상부에 산화막(30)과 일정 두께의 도너 웨이퍼(10')가 형성된 SOI 기판을 형성한다. 그리고, 산화막(30)과 도너 웨이퍼(10')와 핸들 웨이퍼(20)로 형성된 SOI 기판을 고온에서 열처리하여 결합력을 강화시켜 준다.
상술한 바와 같은 종래의 웨이퍼 본딩방법을 이용하여 제조된 SOI 기판은 클리빙시 클리브되는 면의 표면 거칠기가 50Å 이상이므로 후속 공정으로 화학-기계적 연마(Chemical-Mechanical Polishing) 공정이 필요하다. 그리고, 벌크 실리콘을 액티브층으로 사용하므로 벌크 실리콘 자체의 막질보다 우수한 양질의 SOI 기판을 얻을 수 없다. 또한, 도너 웨이퍼를 회수하여 재사용하는 경우 결함이 많이 존재하여 액티브층의 막질이 더욱 더 나빠지게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 제조되어진 SOI 기판의 표면 거칠기가 개선되며, 양질의 액티브층을 얻을 수 있는 SOI기판 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위한 본 발명에 따른 SOI 기판은, 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상에 교번하여 반복적층되는 제1실리콘 에피텍셜층과 실리콘 산화물층; 및 액티브층으로 사용되도록 최상부의 상기 실리콘 산화물층 상에 형성되는 제2실리콘 에피텍셜층을 포함하는 것을 특징으로 한다. 상기 기술적 과제를 달성하기 위한 본 발명의 일 예에 따른 SOI 기판 제조방법은, 실리콘 웨이퍼를 준비하는 단계; 상기 실리콘 웨이퍼 상에 제1실리콘 에피텍셜층과 실리콘 산화물층을 교번하여 반복적층하는 단계; 및 최상부의 상기 실리콘 산화물층 상에 액티브층으로 사용하는 제2실리콘 에피텍셜층을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제1실리콘 에피텍셜층 및 실리콘 산화물층이 원자층 증착법에 의해 형성될 수 있다. 상기 제1실리콘 에피택셜층은 화학기상증착법에 의해 형성되고, 상기 실리콘 산화물층은 희석화산소를 유입하여 상기 제1실리콘 에피택셜층을 산화시킴으로서 형성될 수 있다. 상기 제1실리콘 에피택셜층은 화학기상증착법에 의해 형성되고, 상기 실리콘 산화물층은 산소가 고농도로 도핑된 실리콘 에피택셜층을 성장시킴으로서 형성될 수 있다. 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계는 30～400회 반복하여 이루어지되, 상기 제1실리콘 에피택셜층 각각은 5～50Å의 두께로 형성되고, 상기 실리콘 산화물층 각각은 1～2 모노레이어의 원자층 단위로 형성될 수 있다. 상기 제2실리콘 에피택셜층의 두께가 0.1～10㎛ 일 수 있다. 상기 실리콘 웨이퍼를 준비하는 단계와 상기 제1실리콘 에피텍셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계 사이에 상기 실리콘 웨이퍼를 프리-클리닝하는 단계를 포함할 수 있다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 예에 따른 SOI 기판의 제조방법은, 제1웨이퍼를 준비하는 단계; 상기 제1웨이퍼 상에 클리브면을 형성하는 단계; 상기 클리브면 상에 에피텍셜층을 형성하는 단계; 상기 에피텍셜층 상에 산화물층을 형성하는 단계; 상기 산화물층 상에 제2 웨이퍼를 본딩하는 단계; 및 상기 클리브면을 기준으로 상기 제1웨이퍼를 분리해 내는 단계를 포함하는 것을 특징으로 한다. 상기 제1웨이퍼를 준비하는 단계와 상기 클리브면을 형성하는 단계 사이에 상기 제1웨이퍼를 프리-클리닝하는 단계를 포함할 수 있다. 상기 클리브면을 형성하는 단계는 실리콘층과 산소층을 교번하여 반복적층하여 이루어질 수 있다. 상기 산소층은 1～2 모노레이어의 원자층 단위로 형성되고, 상기 클리브면은 80～120Å 의 두께로 형성될 수 있다. 상기 실리콘 에피택셜층의 두께가 0.1～10㎛ 일 수 있다.
이하에서, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 SOI 기판 제조방법을 설명하기 위한 개략도들이고, 도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 SOI 기판 제조방법을 설명하기 위한 개략도들이다.
[실시예 1]
먼저, 핸들 웨이퍼로 사용될 실리콘 웨이퍼(100)를 마련하여 반응실에 장입하고 안착시키고, H2를 베이스로 하는 SF6 플라즈마로 도너 웨이퍼를 프리-클리닝(Pre-Cleaning)한다.
다음에 도 2a에 도시된 바와 같이, 실리콘 웨이퍼(100) 상에 5∼50Å 두께의 제1 Si 에피택셜층(Epitaxial Layer)(210)과 원자층 단위로 1∼2 모노레이어(Mono-layer)의 SiO 형태의 실리콘 산화물층(220)이 각각 한층씩 교대로 위치되도록 제1 Si 에피택셜층(210)과 SiO층(220)의 형성 공정을 30∼400회 반복한다. 제1 Si 에피택셜층(210)과 SiO층(220)을 형성하는 방법으로는 다음의 세가지를 예로 들 수 있다.
첫번째 방법은, 실리콘 웨이퍼(100) 상에 제1 Si 에피택셜층(210)을 원자층증착법(Atomic Layer Deposition, ALD)을 이용하여 형성하고, 제1 Si 에피택셜층(210) 상에 원자층증착법을 이용하여 SiO층(220)을 형성하는 것이다. 먼저, 400∼800℃의 온도와 10-5∼10 Torr의 압력 조건하에서, Si2H6, SiH 4, Si2H2Cl2, Si2Cl6 등으로 이루어진 실리콘 소스가스를 반응실 내로 유입하여 5∼50Å 두께가 되도록 0.1∼60초 동안 증착함으로써 제1 Si 에피택셜층(210)을 형성된다. 그리고, 400∼800℃의 온도와 10-5∼10 Torr의 압력 조건하에서, Si2H6, SiH4 , Si2H2Cl2, Si2Cl6 등으로 이루어진 실리콘 소스가스와 O2, N2O로 이루어진 산소 소스가스를 반응실 내로 0.1∼60초 동안 각각 유입하여 1∼2 모노레이어의 SiO층(220)을 형성한다.
두번째 방법은, 제1 Si 에피택셜층(210)은 화학기상증착법(Chemical Vapor Deposition, CVD)으로 형성하고, SiO층(220)은 희석화산소를 유입하여 제1 Si 에피택셜층(210)을 산화시킴으로써 형성하는 것이다. 먼저, 550∼800℃의 온도와 10-5∼10-2 Torr의 압력 조건하에서, Si2H6, SiH4, Si2H2Cl2 등으로 이루어진 실리콘 소스가스를 반응실 내로 유입하여 5∼50Å 두께가 되도록 0.1∼60초 동안 증착함으로써 제1 Si 에피택셜층(210)을 형성한다. 그리고, 550∼800℃의 온도와 10-5∼10-2 Torr의 압력 조건하에서, He 또는 Ar에 10ppm∼10% 농도로 희석되어 있는 O2 또는 N2O를 희석화 산소(Dilute Oxygen)의 소스가스로 하여 반응실 내로 0.1∼60초 동안 유입함으로써 제1 Si 에피택셜층(210)을 산화시켜 1∼2 모노레이어의 SiO층(220)을 형성한다.
세번째 방법은, 제1 Si 에피택셜층(210)은 화학기상증착법으로 형성하고, SiO층(220)은 산소가 고농도로 도핑된 Si 에피택셜층을 성장함으로써 형성하는 것이다. 먼저, 550∼800℃의 온도와 10-5∼10-2 Torr의 압력 조건하에서, Si2H 6, SiH4, Si2H2Cl2 등으로 이루어진 실리콘 소스가스를 반응실 내로 유입하여 5∼50Å 두께가 되도록 0.1∼60초 동안 증착함으로써 제1 Si 에피택셜층(210)을 형성한다. 그리고, 550∼800℃의 온도와 10-5∼10-2 Torr의 압력 조건하에서, Si2H6, SiH4, Si2H2Cl2 등으로 이루어진 실리콘 소스가스와, He 또는 Ar에 10ppm∼10% 농도로 희석되어 있는 O2 또는 N2O로 이루어진 산소 소스가스를 반응실 내로 0.1∼60초 동안 유입함으로써, 제1 Si 에피택셜층(210)에 1∼2 모노레이어로 산소가 고농도로 도핑된 Si 에피택셜층을 성장함으로써 SiO층(220)을 형성한다.
제1 실리콘 에피택셜층(210)과 SiO층(220)의 형성 공정을 30∼400회 실시한 다음에는, 도 2b에 도시된 바와 같이, 최상부의 SiO층 상에 양질의 제2 Si 에피택셜층(300)을 형성한다. 제2 Si 에피택셜층(300)은 550∼800℃의 온도와 10-6∼10-2 Torr의 압력 조건하에서, Si2H6, SiH4, Si2H2Cl 2 등으로 이루어진 실리콘 소스가스를 반응실 내로 유입하여 0.1∼10㎛의 두께가 되도록 형성한다.
이와 같이, 클리빙없이 핸들 웨이퍼(100), 제1 Si 에피택셜층-SiO층(210-220), 제2 Si 에피택셜층(300)으로 이루어진 SOI 기판을 제조함으로써 SOI 기판의 표면 거칠기가 개선되며, 양질 제2 Si 에피택셜층으로 이루어진 액티브층을 얻을 수 있다.
한편, 본 실시예에 의하면 종래의 클리빙 공정이 없으므로 상술한 실리콘 웨이퍼(100)를 프리-클리닝을 하는 단계가 진행되는 챔버와, 제1 Si 에피택셜층(210) 및 SiO층(220)을 반복 형성하는 단계가 진행되는 챔버와, 제2 Si 에피택셜층(300)을 형성하는 단계가 진행되는 챔버 각각을 하나의 플랫폼(platform)에 부착하여 클러스터(cluster)화함으로써 각각의 공정들을 통합(integration)하여 진행할 수 있다. 이와 같이, 공정을 통합하여 진행시킴으로써 품질을 향상시킬 수 있고, 생산성을 향상시킬 수 있다.
[실시예 2]
먼저, SOI 기판의 제조를 위하여 도너 웨이퍼를 마련하여 반응실에 장입하여 안착시키고, H2를 베이스로 하는 SF6 플라즈마로 도너 웨이퍼를 프리-클리닝한다.
다음에 도 3a에 도시된 바와 같이, 도너 웨이퍼(10) 상에 원자층 증착법으로 Si-O-Si(410-420-430)의 멀티레이어(Multi-layer)로 이루어진 클리브면(400)을 형성한다. 클리브면(400)은 400∼800℃의 온도, 10-6∼10 Torr의 압력 조건하에서, Si2H6, SiH4, Si2Cl6 등으로 이루어진 실리콘 소스가스와 O2, N2O로 이루어진 산소 소스가스와 그리고 다시 실리콘 소스가스를 반응실 내로 0.1∼60초 동안 순차적으로 각각 유입하여, 산소층(420)은 원자층 단위로 1∼2 모노레이어로 되고 Si층(410, 430)의 두께는 각각 수십Å이 되도록 각각 증착하여 클리브면(400) 전체 두께가 80∼120Å이 되도록 형성한다.
그 다음에 도 3b에 도시된 바와 같이, 클리브면(400) 상에 양질의 Si 에피택셜층(500)을 형성한다. Si 에피택셜층(500)은 550∼800℃의 온도와 10-6∼10-2 Torr의 압력 조건하에서, Si2H6, SiH4, Si2H2Cl2 등으로 이루어진 실리콘 소스가스를 반응실 내로 유입하여 0.1∼10㎛의 두께가 되도록 형성한다.
이어서 도 3c에 도시된 바와 같이, Si 에피택셜층(500) 상에 원자층 증착법으로 실리콘 산화물층(600)을 형성한다. 실리콘 산화물층(600)은 400∼800℃의 온도와 10-6∼10 Torr의 압력 조건하에서, Si2H6, SiH4, Si2 H2Cl2, Si2Cl6, SiCl4 등으로 이루어진 실리콘 소스가스와 O2, N2O로 이루어진 산소 소스가스를 반응실 내로 0.1∼60초 동안 각각 유입하여 100∼3000Å의 두께가 되도록 형성하고, 실리콘 산화물층(600) 상에 핸들 웨이퍼(100)를 본딩한다.
계속해서 도 3d에 도시된 바와 같이, 클리브면(400)이 산소층(420)을 중심으로 하여 분리되도록 산소층(420)을 중심으로 클리빙하여 핸들 웨이퍼(100)와 실리콘 산화물층(600)과 Si 에피택셜층(500')으로 이루어진 SOI 기판을 제조한다. 실리콘과 실리콘 사이에는 4개의 결합이 존재하고, 산소와 산소 사이에는 두 개의 결합이 존재하므로 클리브면에서의 클리빙이 용이하다.
이와 같이 클리빙이 용이하므로 클리빙 후 핸들 웨이퍼, 실리콘 산화물층, Si 에피택셜층으로 이루어진 SOI 기판은 그 표면 거칠기가 종래에 비하여 개선된다. 또한, 양질의 Si 에피택셜층으로 이루어진 액티브층을 얻을 수 있으므로 SOI 기판의 품질이 향상된다. 그리고, 프리-클리닝과 Si-O-Si로 이루어진 멀티레이어를 채택함으로써 도너 웨이퍼의 결함이 SOI 기판의 액티브층 즉, 상술한 Si 에피택셜층으로 전이되는 것이 방지되므로 SOI 기판의 품질이 향상되며, 도너 웨이퍼의 경우에는 계속하여 재사용이 가능하므로 궁극적으로는 생산성 향상과 원가절감을 이룰 수 있다.
상술한 바와 같이, 본 발명의 SOI 기판 제조방법에 의하면, 클리빙 공정없이 제조하거나, 또는 Si-O-Si로 이루어진 멀티레이어를 채택하여 클리빙이 용이하므로 SOI 기판의 표면 거칠기가 종래에 비하여 개선된다. 그리고, 도너 웨이퍼의 결함이 SOI 기판의 액티브층으로 전이되는 것이 방지되므로 SOI 기판의 품질이 향상되며, 도너 웨이퍼를 계속하여 재사용할 수 있으므로 궁극적으로는 생산성 향상과 원가절감을 이룰 수 있다. 또한, 양질의 Si 에피택셜층으로 이루어진 액티브층을 얻을 수 있으므로 SOI 기판의 품질이 향상된다.
나아가, 클리빙 공정없이 SOI 기판을 제조하는 경우에는 각각의 공정을 통합하여 진행시킴으로써 품질을 향상시킬 수 있고, 생산성을 향상시킬 수 있다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
도 1a 내지 도 1d는 웨이퍼 본딩 방법에 의한 SOI 기판 제조방법을 설명하기 위한 개략도들;
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 SOI 기판 제조방법을 설명하기 위한 개략도들; 및
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 SOI 기판 제조방법을 설명하기 위한 개략도들이다.

Claims (15)

  1. 실리콘 웨이퍼를 준비하는 단계;
    상기 실리콘 웨이퍼 상에 제1실리콘 에피텍셜층과 실리콘 산화물층을 교번하여 반복적층하는 단계; 및
    최상부의 상기 실리콘 산화물층 상에 액티브층으로 사용하는 제2실리콘 에피텍셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 기판 제조방법.
  2. 제1항에 있어서, 상기 제1실리콘 에피텍셜층 및 실리콘 산화물층이 원자층 증착법에 의해 형성되는 것을 특징으로 하는 SOI 기판 제조방법.
  3. 제1항에 있어서, 상기 제1실리콘 에피택셜층은 화학기상증착법에 의해 형성되고, 상기 실리콘 산화물층은 희석화산소를 유입하여 상기 제1실리콘 에피택셜층을 산화시킴으로서 형성되는 것을 특징으로 하는 SOI 기판 제조방법.
  4. 제1항에 있어서, 상기 제1실리콘 에피택셜층은 화학기상증착법에 의해 형성되고, 상기 실리콘 산화물층은 산소가 고농도로 도핑된 실리콘 에피택셜층을 성장시킴으로서 형성되는 것을 특징으로 하는 SOI 기판 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계는 30～400회 반복하여 이루어지되, 상기 제1실리콘 에피택셜층 각각은 5～50Å의 두께로 형성되고, 상기 실리콘 산화물층 각각은 1～2 모노레이어의 원자층 단위로 형성되는 것을 특징으로 하는 SOI 기판 제조방법.
  6. 제1항에 있어서, 상기 제2실리콘 에피택셜층의 두께가 0.1～10㎛ 인 것을 특징으로 하는 SOI 기판 제조방법.
  7. 제1항에 있어서, 상기 실리콘 웨이퍼를 준비하는 단계와 상기 제1실리콘 에피텍셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계 사이에 상기 실리콘 웨이퍼를 프리-클리닝하는 단계를 포함하는 것을 특징으로 하는 SOI 기판 제조방법.
  8. 제1항 또는 제7항에 있어서, 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계가 진행되는 챔버와, 상기 제2실리콘 에피택셜층을 형성하는 단계가 진행되는 챔버를 클러스터화하여, 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계와, 상기 제2실리콘 에피택셜층을 형성하는 단계를 통합하여 진행하는 것을 특징으로 하는 SOI 기판 제조방법.
  9. 제7항에 있어서, 상기 프리-클리닝을 하는 단계가 진행되는 챔버와, 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계가 진행되는 챔버와, 상기 제2실리콘 에피택셜층을 형성하는 단계가 진행되는 챔버를 클러스터화하여, 상기 프리-클리닝을 하는 단계와, 상기 제1실리콘 에피택셜층 및 실리콘 산화물층을 교번하여 반복적층하는 단계와, 상기 제2실리콘 에피택셜층을 형성하는 단계를 통합하여 진행하는 것을 특징으로 하는 SOI 기판 제조방법.
  10. 제1웨이퍼를 준비하는 단계;
    상기 제1웨이퍼 상에 클리브면을 형성하는 단계;
    상기 클리브면 상에 에피텍셜층을 형성하는 단계;
    상기 에피텍셜층 상에 산화물층을 형성하는 단계;
    상기 산화물층 상에 제2 웨이퍼를 본딩하는 단계; 및
    상기 클리브면을 기준으로 상기 제1웨이퍼를 분리해 내는 단계를 포함하는 것을 특징으로 하는 SOI 기판 제조방법.
  11. 제10항에 있어서, 상기 제1웨이퍼를 준비하는 단계와 상기 클리브면을 형성하는 단계 사이에 상기 제1웨이퍼를 프리-클리닝하는 단계를 포함하는 것을 특징으로 하는 SOI 기판 제조방법.
  12. 제10항에 있어서, 상기 클리브면을 형성하는 단계가 실리콘층과 산소층을 교번하여 반복적층하여 이루어지는 것을 특징으로 하는 SOI 기판 제조방법.
  13. 제12항에 있어서, 상기 산소층은 1～2 모노레이어의 원자층 단위로 형성되고, 상기 클리브면은 80～120Å 의 두께로 형성되는 것을 특징으로 하는 SOI 기판 제조방법.
  14. 제10항에 있어서, 상기 실리콘 에피택셜층의 두께가 0.1～10㎛ 인 것을 특징으로 하는 SOI 기판 제조방법.
  15. 실리콘 웨이퍼;
    상기 실리콘 웨이퍼 상에 교번하여 반복적층되는 제1실리콘 에피텍셜층과 실리콘 산화물층; 및
    액티브층으로 사용되도록 최상부의 상기 실리콘 산화물층 상에 형성되는 제2실리콘 에피텍셜층을 포함하는 것을 특징으로 하는 SOI 기판.
KR10-2002-0055443A 2002-09-12 2002-09-12 Ｓｏｉ 기판 및 그 제조방법 KR100504163B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0055443A KR100504163B1 (ko) 2002-09-12 2002-09-12 Ｓｏｉ 기판 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0055443A KR100504163B1 (ko) 2002-09-12 2002-09-12 Ｓｏｉ 기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040023983A KR20040023983A (ko) 2004-03-20
KR100504163B1 true KR100504163B1 (ko) 2005-07-27

Family

ID=37327272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0055443A KR100504163B1 (ko) 2002-09-12 2002-09-12 Ｓｏｉ 기판 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100504163B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101428614B1 (ko) 2007-03-20 2014-08-11 소이텍 하이브리드 기판의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183923A (ja) * 1985-02-08 1986-08-16 Matsushita Electronics Corp エピタキシヤル層の形成方法
JPH05217824A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体ウエハ及びその製造方法
KR940006280A (ko) * 1992-05-01 1994-03-23 오오가 노리오 반도체장치와 그 제조방법 및 실리콘 절연기판의 제조방법
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
KR20010079918A (ko) * 1998-09-25 2001-08-22 야마모토 카즈모토 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183923A (ja) * 1985-02-08 1986-08-16 Matsushita Electronics Corp エピタキシヤル層の形成方法
JPH05217824A (ja) * 1992-01-31 1993-08-27 Canon Inc 半導体ウエハ及びその製造方法
KR940006280A (ko) * 1992-05-01 1994-03-23 오오가 노리오 반도체장치와 그 제조방법 및 실리콘 절연기판의 제조방법
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
KR20010079918A (ko) * 1998-09-25 2001-08-22 야마모토 카즈모토 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101428614B1 (ko) 2007-03-20 2014-08-11 소이텍 하이브리드 기판의 제조 방법

Also Published As

Publication number Publication date
KR20040023983A (ko) 2004-03-20

Similar Documents

Publication Publication Date Title
US7803695B2 (en) Semiconductor substrate and process for producing it
TWI297171B (en) Method for fabricating a germanium on insulator (geoi) type wafer
US7008860B2 (en) Substrate manufacturing method
US8183128B2 (en) Method of reducing roughness of a thick insulating layer
KR101057140B1 (ko) 미세 매립 절연층을 가지는 실리콘-온-절연물 기판들
JP5231460B2 (ja) パターニングされた薄いｓｏｉ
US20040150067A1 (en) Semiconductor structure and methods for fabricating same
US6242320B1 (en) Method for fabricating SOI wafer
CN101996922B (zh) Soi晶片及其形成方法
US20070128840A1 (en) Method of forming thin sgoi wafers with high relaxation and low stacking fault defect density
KR20100040285A (ko) 하이브리드 부품들의 제조 방법
EP2345067B1 (en) Method for producing a stack of semi-conductor thin films
CN103843130A (zh) 具有化合物半导体与元素半导体的单片式异质集成的结构
US20040245571A1 (en) Semiconductor-on-insulator article and method of making same
JPH05217824A (ja) 半導体ウエハ及びその製造方法
KR100504163B1 (ko) Ｓｏｉ 기판 및 그 제조방법
JP2003168789A (ja) Ｓｏｉウェーハの製造方法
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
WO2007016446A2 (en) Dielectric isolated body biasing of silicon on insulator
US20070161208A1 (en) Semiconductor device and fabrication method thereof
KR101841359B1 (ko) 모놀리틱 3차원 반도체 구조물 및 이의 제조방법
KR20210009113A (ko) Soi 기판 제조 방법
US20090053864A1 (en) Method for fabricating a semiconductor structure having heterogeneous crystalline orientations
US20040187769A1 (en) Method of producing SOI wafer
WO2020121649A1 (ja) 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee