KR101841359B1 - 모놀리틱 3차원 반도체 구조물 및 이의 제조방법 - Google Patents

모놀리틱 3차원 반도체 구조물 및 이의 제조방법 Download PDF

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Abstract

모놀리틱 3차원 반도체 구조물(Monolithic 3D Integration) 및 그 제조방법이 제공된다. 이를 위해, 화학기계적 연마된 실리콘 산화물층 상에 산화물 캡핑층을 형성하고, 산화물 캡핑층의 표면을 플라즈마 처리한다. 이어서, 수소 이온이 주입되어 스마트컷 라인이 형성된 기판 표면의 열 산화 실리콘층을 산화물 캡핑층에 접촉시키고, 기판에 압력 및 열을 가하여 기판 간의 접합을 완성한다.

Description

모놀리틱 3차원 반도체 구조물 및 이의 제조방법{Monolithic 3D Semiconductor Structure and Method of Fabricating The Same}
본 발명은 적층 반도체 소자(Stacked Semiconductor Device)에 관한 것으로, 더욱 자세하게는 모놀리틱 3차원 반도체 구조물(Monolithic 3D Semiconductor Structure) 및 이의 제조방법에 관한 것이다.
반도체 제조 기술 분야에서, 대부분 스케일링 다운(scaling down)으로 인해 지난 40여 년 동안 집적회로(Integrated Circuits)의 성능은 상당히 가파른 성장을 해왔으며, 특히 집적회로를 구성하고 있는 구성요소들의 크기들은 각각의 기술 발전을 통해 스케일링 다운되어 왔다.
기판 간의 접합은 반도체 장치를 3차원 구조(3-Dimensional structure)로 구현하기 위한 필수적인 공정이다. 도 1에 도시한 것처럼, 집적회로의 소자들의 스케일링(scaling)을 통한 기술 개발은 성능 향상의 한계에 부딪혀 있고, 2차원 구조(2D structure)에서 3차원 적층 구조(stacked 3D structure)로의 차원 확대를 통한 칩의 성능 향상에도 한계가 보이는 상황이다.
도 1a 내지 도 1d는 종래기술의 스케일링 다운(scaling down)에 따른 와이어 인터커넥트(wire interconnect)를 가진 집적회로에서 발생하는 RC delay의 증가를 보여주는 그래프(a), 집적회로의 동작 성능에 따른 출력 비율(b), 및 와이어에 의해 적층 소자와 기판 간의 도선이 연결된 이미지(c, d)이다.
기존의 3차원 반도체 소자 형성 방법에서 수행되는 실리콘 비아홀(TSV, Through Silicon Via) 형성 방법은 소자의 개수가 증가됨에 따라 도 1(a)와 같이, RC delay로 인해 입력 신호(input signal) 및 출력 신호(output signal) 간의 지연 시간이 증가되어, 칩(chip) 자체에 오작동을 발생시킬 수 있다.
3차원 적층 반도체 구조는 반도체 장치의 구성요소를 초소형화하지 않고도 구성요소들의 집적 밀도(density)를 증가시킬 수 있는 장점이 있으나, 이를 위해서는 구성요소들 간의 상호 연결(interconnection)을 위한 전기적 통로가 필요하다.
도 1c 및 도 1d를 참조하면, 초기에는 소자 각각을 와이어(wire) 배선으로 상호 연결하여 적층 소자를 제조했다. 그러나, 적층되는 소자가 복잡한 회로 구조를 갖거나, 소자의 개수가 증가하는 경우 전력소비(power consumption)가 증가하는 문제가 있다. 또한, 소자 상호 간에 신호를 송수신할 때 발생하는 누설 전류(leakage current)에 의해서도 전력소비가 증가하는 문제가 있다.
도 1b를 참조하면, 반도체 장치의 동작속도가 빨라질수록 정적 버퍼(buffer static)에 의해 소모되는 전력 비율도 증가한다. 다양한 모바일(mobile) 기기의 사용시 배터리 성능에 한계가 있는 점을 고려하면, 반도체 장치 자체의 전력소비를 줄이기 위한 기술 개발이 필요하다.
TSV 기술은 와이어 소자간 상호 연결(wire interconnect)보다 소비전력이 최대 28% 내지 40%까지 감소되는 연구 결과가 보고되고 있다.
도 2는 종래기술의 TSV가 적용된 소자의 단면 이미지 및 모놀리틱(monolithic) 3D의 단면 구조에 대한 이미지이다.
도 2의 (a)를 참조하면, 적층된 소자의 비아홀을 이용하여 소자들이 연결되어 있다. 그러나, TSV 기술에서 어레이(array) 형성의 어려움, 상대적으로 넓은 상호 연결을 위한 비아홀(via hole) 크기, 높은 종횡비(aspect ratio, A/R)에 따른 식각 및 금속 채움(filling) 문제, 소자 논리 시스템 회로의 재구성 및 발열 문제 등 여러 문제들이 여전히 존재한다.
종래 기술에서는 기판 간에 접합을 위해, 제1 기판(bottom wafer)에 소자(device)가 형성되어 있지 않은 상태, 즉 패턴이 없는 편평한(flat)한 기판에 산화물(oxide)을 증착하고, 접합하는 시도가 이뤄졌다. 하지만 이런 방법만으로는, 차세대 반도체 기술인 모놀리틱 3차원(monolithic 3D)를 구현하기 어려운 문제가 있다.
도 3는 종래기술의 산화물층 간의 접합 단면의 구조를 보여주는 단면도이다.
도 3을 참조하면, 기판 상에 열적 화학기상증착(thermal CVD) 방법으로 800℃ 이상에서 형성된 고밀도의 실리콘 산화물층을 마주보게 준비하고, 각 기판의 실리콘 산화물층이 있는 면을 접하여, 기판 접합을 20 kPa, 650℃에서 실시한 단면이 도시되었다. 그러나, 이러한 접합은, 반도체 패터닝되지 않은 실리콘 기판을 고온에서 수행한 접합이므로, 이러한 방법을 반도체 패터닝된 기판 간의 접합에 적용하는 것은 고온에서의 열화 문제를 발생시킬 수 있다.
또한, 플라즈마 증강 화학기상증착법(PECVD)을 이용하여 산화물층(oxide layer)을 형성하는 경우, 산화물층은 550℃ 이하의 온도에서 형성되어야 하는데, 이 온도에서 형성된 산화물층도 기판 상에 이미 패터닝된 소자로 인해 산화물층 불균일성(oxide non-uniformity) 문제가 발생된다.
또한, PECVD 공정을 사용하여 기판 상에 550℃ 이하의 온도로 산화물층을 형성하는 경우, 소자가 패터닝된 기판의 소자 위에 형성됨에 따라, 산화물층이 불균일해지고 산화물층 표면 에너지(oxide surface energy)가 달라져 본딩 탈락(de-bonding)이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 기 형성된 소자를 포함하는 기판 상에 고품질 산화물층 및 고밀도 산화물층을 형성하여 기판 간의 접합을 수행한 모놀리틱 3차원 소자 및 그 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 모놀리틱 3차원 반도체 구조물은, 제1 기판 상에 형성된 반도체 소자, 상기 반도체 소자가 형성된 기판 상에 형성된 실리콘 산화물층, 상기 실리콘 산화물층 상에 형성되고 상기 실리콘 산화물층보다 밀도가 높은 산화물 캡핑층, 상기 산화물 캡핑층 상에 형성된 열 산화 실리콘층, 및 상기 열 산화 실리콘층 상에 형성된 제2 기판을 포함한다.
상기 제1 기판 및 상기 제2 기판은 각각, Si, Ge, GaAs, GaP, GaN, AlGaAs, InGaP, AlInGaP, GaN, AlN, AlGaN, CdTe 및 CdS로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 산화물 캡핑층은 SiO2, TiO2, ZnO, ZrO2, CuO 및 Al2O3로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 산화물 캡핑층은 2.20 g/cm3 내지 2.40 g/cm3의 밀도를 가질 수 있다.
상기 열 산화 실리콘층은 상기 제2 기판 상에 형성되어 상기 산화물 캡핑층에 접합된 것일 수 있다.
상기 산화물 캡핑층의 표면에는 플라즈마 처리에 의해 수산화기가 형성될 수 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 모놀리틱 3차원 반도체 구조물의 제조방법은, 반도체 소자가 형성된 제1 기판 상에 실리콘 산화물층을 형성하는 단계, 상기 실리콘 산화물층의 표면을 화학기계적으로 연마하는 단계, 상기 실리콘 산화물층보다 밀도가 높은 산화물 캡핑층을 상기 실리콘 산화물층 상에 형성하는 단계, 상기 산화물 캡핑층을 플라즈마 처리하는 단계, 표면에 열 산화 실리콘층이 형성되고 내부에 이온 주입에 의해 스마트컷 라인이 형성된 제2 기판의 상기 열 산화 실리콘층이 상기 산화물 캡핑층에 접하도록, 상기 제2 기판을 상기 산화물 캡핑층 상에 적층시키는 단계, 및 상기 스마트컷 라인을 따라 상기 제2 기판의 상부를 제거하는 단계를 포함한다.
상기 산화물 캡핑층을 상기 실리콘 산화물층 상에 형성하는 단계에서, 상기 산화물 캡핑층은 고밀도 플라즈마 화학기상증착법에 의해 200℃ 내지 400℃의 온도에서 300 nm/min 내지 500 nm/min의 증착 속도로 형성되고, 상기 고밀도 플라즈마 화학기상증착법의 플라즈마 전자 밀도는 1010 cm-3 내지 1012 cm-3일 수 있다.
상기 제2 기판의 상부를 제거하는 단계 이후에, 상기 상부가 제거된 제2 기판의 표면을 화학기계적으로 연마하는 단계를 더 포함할 수 있다.
상기 제1 기판 및 제2 기판은 각각, Si, Ge, GaAs, GaP, GaN, AlGaAs, InGaP, AlInGaP, GaN, AlN, AlGaN, CdTe, ZnTe, CdZnTe 및 CdS로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 산화물 캡핑층은 SiO2, TiO2, ZnO, ZrO2 및 Al2O3로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 산화물 캡핑층은 2.20 g/cm3 내지 2.40 g/cm3의 밀도를 가질 수 있다.
상기 산화물 캡핑층을 플라즈마 처리하는 단계에서, 상기 플라즈마 처리에 의해 상기 산화물 캡핑층의 표면에 수산화기를 형성할 수 있다.
상기 상기 제2 기판을 상기 산화물 캡핑층 상에 적층시키는 단계 이후, 1 kPa 내지 10 kPa의 압력으로 200℃ 내지 550℃의 온도로 열처리하는 단계를 더 포함할 수 있다.
상술한 본 발명에 따르면, 패턴이 형성된 기판 상에 형성된 실리콘 산화물층을 화학기계적 폴리싱을 적용하여 실리콘 산화물층 표면의 균일성을 향상하고, 기판 상의 산화물층들을 안정적으로 접합시킬 수 있다.
또한, 실리콘 산화물층 상에 고밀도의 산화물 캡핑층을 형성하고, 이의 표면을 플라즈마 처리하여 표면 에너지를 높임으로써, 기판 상의 산화물층 간의 접합에 결함이 발생하지 않고, 접합이 탈락되는 문제를 방지할 수 있다.
또한, 화학기계적으로 연마한 실리콘 산화물층 상에 고밀도 산화물 캡핑층을 형성하는 공정을 반복적으로 적용하여 기판을 적층해도, 적층된 기판들 간의 안정적 접합이 유지될 수 있다.
또한, 기판들 간의 접합이 안정적으로 유지됨에 따라 적층된 소자들의 안정적인 동작이 가능해지며 반도체 구조물의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래기술의 스케일링 다운(scaling down)에 따른 와이어 인터커넥트(wire interconnect) RC delay의 증가를 보여주는 그래프 및 적층 소자와 기판 간의 도선이 연결된 이미지이다.
도 2는 종래기술의 TSV가 적용된 소자의 단면 이미지 및 모놀리틱(monolithic) 3D의 단면 구조에 대한 이미지이다.
도 3는 종래기술의 실리콘 산화물층간의 접합 단면의 구조를 보여주는 단면도이다.
도 4은 본 발명의 일실시예에 따른 기판 간의 접합(bonding) 부위를 도시한 단면도이다.
도 5는 본 발명의 일실시예에 따른 모놀리틱 3차원 소자의 단면도이다.
도 6은 본 발명의 일실시예에 따른 모놀리틱 3차원 소자의 제조방법의 흐름도이다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 플라즈마 처리 전후의 기판 상의 표면 장력의 변화를 액체 접촉각 측정을 통해 보여주는 도면들이다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 기판 상의 산화물을 화학기계적 연마한 후, 플라즈마 처리 유무 및 열처리 전후에 기판 표면의 상태를 보여주는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 실시예들을 적용한 모놀리틱 3차원(monolithic 3D) 기술은 하부 소자가 형성된 기판 위에, 소자가 형성되어 있지 않은 기판의 적층을 위해, 압력 및 열을 가하여 기판 상의 산화물층 간의 접합을 형성한다. 이어서, 적층된 기판 상에 상부 소자를 형성한 후, 후속 공정으로 하부 소자와 상부 소자를 포토리소그래피(photolithographic process) 공정으로 홀을 형성한 후에 상호 연결(interconnection) 시킨다.
기판(wafer)을 접합(bonding) 하는 방법 중, 수소 이온 (H+) 층을 이용하거나, 다공성 층(porous layer)를 형성하여 수백 나노미터 길이의 활성 채널층(active channel)을 전사하여 기판을 접합하고, 지속적으로 소자(device)를 형성해 갈 수 있다. 이러한 공정기술은 기존의 TSV 공정에서 어려웠던 배열(array 또는 alignment)문제를 해결할 수 있으며, 얇은 활성 채널층(active channel layer) 때문에, 낮은 종횡비(Aspect ratio)와 나노미터 길이의 상호연결 비아홀(interconnect via hole)로 홀 채움(hole filling)이 용이해진다.
또한, 모놀리틱 3차원(monolithic 3D) 기술 적용시, 소자 간의 전체적인 상호 연결(interconnect) 길이의 감소로 신호의 송수신시에 요구되는 전력이 저감되므로, 마이크로미터(㎛) 단위의 상호연결(interconnect)을 가진 와이어(wire) 및 TSV 보다 상당한 수준의 전력 절감(power saving)이 가능하게 된다. 특히, 본 발명의 모놀리틱 3차원 기술은 기존에 사용했던 논리 시스템(logic system) 회로를 그대로 사용 할 수 있는 강점이 있다.
또한, 적층된 소자 간의 상호연결(interconnect)시에 차지하는 연결선의 면적이 감소하게 되어, 회로 설계시의 재구성 없이 기존의 회로 설계를 사용할 수 있게 된다.
모놀리틱 3차원 구조물(monolithic 3D structure)을 형성하기 위해서는 이온 임플란트(ion implant) 및 포러스 층(porous layer) 형성 기술 기반이 있어야 하고, 기판 간의 접합 공정 기술 개발이 필요하다.
기판 접합을 위해 준비된 기판 표면의 표면 에너지가 낮거나, 산화물 층의 단차가 클 경우, 접합 공정 후에 클리비지(cleavage)를 진행하게 되면 얇은 채널(channel)층이 전사되기 전에 접합된 계면에서 디본딩(debonding)이 발생하기 쉬워진다.
소자를 포함하는 기판 상에 산화물층을 형성하는 공정은 저온 공정으로 수행되는데, 저온 공정으로 제작된 산화물층은 고온 공정에서 제작된 산화물층에 비해 낮은 밀도를 갖고, 박막의 균일도 등 박막 특성이 열등하다. 고품질의 산화물층을 형성하기 위해서는 고온 조건에서 산화물층을 형성하면 되지만, 소자가 형성된 기판 상에 고온 조건으로 산화물층을 형성하는 경우, 고온 환경에서 소자가 열화되는 문제가 있다.
SOI(Silicon on Insulator)의 경우에는, 접합부의 산화물층을 제작할 때에는 산화물층의 품질(oxide surface film quality) 및 균일성(uniformity) 향상을 위해 고온 조건에서 열 산화층(thermal oxide)을 형성하게 된다. 그러나, 이 방법을 모놀리식 3차원 적층 구조 구현에 적용하는 것은 어렵다.
고품질의 산화물층을 형성하기 위해서는, CVD(chemical vapor deposition) 방법을 이용하여 500℃ 이하의 온도에서 고품질의 산화물층을 형성할 수 있도록 증착 조건을 최적화할 필요가 있다.
소자가 형성되어 있는 기판 상에 산화물층을 형성하게 되면, 산화물층의 표면 균일성 문제가 발생하게 되고, 기판 간의 접합이 불량해져 수율이 저하된다.
결함 없는 기판 간의 접합을 위해, 소자가 형성된 기판 상에 균일한 산화물층을 형성해야 한다. 이를 위해 기 형성된 소자로 인한 산화물층의 단차가 발생되지 않도록 해야 한다.
또한, 기판 간의 접합 전에 산화물층의 표면을 오염하고 있는 유무기 입자들을 제거해야 하고, 산화물층 표면의 표면 에너지(surface energy)를 증가시킬 수 있어야 한다.
도 4는 본 발명의 일실시예에 따른 기판 간의 접합(bonding)시 고려해야 하는 본딩 요소들이 만족된 접합 형태를 보이는 단면도이다.
도 4를 참조하면, 기판 간의 접합 시에는 예를 들어, 기판의 두께(tw), 기판 접합부에서의 Void의 높이(h) 및 Void의 반지름(R), 영 모듈러스(E, Young's Modulus), 재료에 생긴 가로 변형과 세로 변형의 비(V, Poisson's ratio), 표면에너지(γ) 등 여러 요소를 고려해야 한다. 영 모듈러스(E)는 물체를 양쪽에서 잡아당길 때, 물체의 늘어나는 정도와 변형되는 정도를 나타내는 탄성률이다. 표면에너지(γ)는 표면이 가지고 있는 여분의 에너지로서 표면을 수축하도록 유지되는 에너지이다.
기판 간의 접합에서 기판의 표면 에너지(surface energy)가 낮거나 산화물층 표면의 단차 높이(step height)가 클 경우, 클리비지(cleavage)를 통한 얇은 채널층(channel layer)을 전사하기 전에 디본딩(debonding)이 일어날 가능성이 높다. 또한, 소자가 이미 형성된 제1 기판 상에 산화물층 형성하기 위해서는 저온 공정의 산화물층(oxide)을 형성해야 하므로, 산화물층의 품질은 고온 공정으로 제작된 산화물층 보다 특성이 상당 수준으로 저하된다.
고품질의 산화물층 형성을 위해서는, CVD(chemical vapor deposition) 방식을 선택하고, 500℃ 이하의 온도 조건에서 산화물층을 형성하는 방법을 적용할 수 있어야 한다. 고품질의 산화물층을 형성하는 증착 방법을 적용하고, 패턴된 소자로 인한 산화물층의 균일성을 확보할 수 있어야 한다.
즉, 완벽한 기판 간 접합을 위해 산화물층의 단차를 줄이고, 유무기 입자 제거 및 산화물층 간의 표면에너지를 향상 시킬 수 있는 공정 개발이 필요하다.
도 5는 본 발명의 일실시예에 따른 모놀리틱 3차원 소자의 단면도이다. 도 6은 본 발명의 일실시예에 따른 모놀리틱 3차원 소자의 제조 공정에 따른 제작 흐름도이다.
도 5 및 도 6을 참조하면, 제1 기판(110) 상에 반도체 소자(120)가 배치되고, 반도체 소자(120) 상에 실리콘 산화물층(130)이 형성되어 있다.
실리콘 산화물층(130) 상에는 산화물 캡핑층(140)이 형성되는데, 산화물 캡핑층(140)은 수 mTorr의 압력에서 고밀도의 플라즈마를 형성하여 막을 증착하는 방식인 HDP-CVD(High Density Plasma Chemical Vapor Deposition)를 이용하여 형성된다.
제2 기판(160) 상에 형성된 열 산화 실리콘층(150)을 산화물 캡핑층(140)의 표면에 접촉시키고, 접합 공정을 수행하여, 산화물 캡핑층(140) 상에 열 산화 실리콘층(150)이 접합된다.
반도체 소자(120)를 포함하는 기판 상에 형성된 실리콘 산화물층(130)의 단차(step height)를 완화 또는 제거하는 공정은 다음과 같다.
반도체 소자(120)를 포함하는 제1 기판(110) 상에 형성된 실리콘 산화물층(130)의 표면을 화학기계적 연마(chemical mechanical polishing, CMP)하여 단차를 완화시킨다. 화학기계적 연마 시에 접촉 폴리싱 패드를 5 psi의 압력으로 실리콘 산화물층(130)의 표면에 접촉하여 압력을 가하고, 접촉 폴리싱 패드를 50 rpm 내지 100 rpm의 범위에서 회전시킨다. 화학기계적 연마용의 액체는 50 ml/min 내지 300 ml/min의 범위의 유량으로 실리콘 산화물층(130)과 접촉 폴리싱 패드 사이에 공급되도록 한다. 이러한 범위에서 최적 조건을 찾아 화학기계적 연마를 수행하면 수 초 내지 20초의 범위에서 공정은 완료된다. 즉, 이러한 공정을 통해 실리콘 산화물층(130)의 표면에서 단차가 있는 영역이 극소화된다.
이와 같이 실리콘 산화물층(130)의 단차를 완화시킨 후, 제1 기판(110)의 실리콘 산화물층(130) 상에 고밀도 플라즈마 화학기상증착법(High Density Plasma Chemical Vapor Deposition, HDP-CVD)으로 산화물 캡핑층(capping layer)(140)을 형성한다.
챔버 내에서 기판을 200℃ 내지 400℃의 온도로 가열된 상태로 유지한다. 챔버 압력을 0.01 mTorr 내지 10 mTorr 범위로 설정하고, 플라즈마 전자 밀도를 1010 cm-3 내지 1012 cm-3의 범위에서 7 kW 이하의 플라즈마 파워가 형성되도록 조절한 후에, 챔버 내부로 SiH4를 30 sccm 내지 150 sccm의 유량으로 주입하고, O2를 30 sccm 내지 150 sccm의 유량으로 주입하여 기판 상에 실리콘 산화물층을 1분당 450 nm 미만으로 성장되도록 한다. 이러한 저온 공정을 통해 고품질의 실리콘 산화물층인 실리콘 산화물 조성의 산화물 캡핑층(140)을 얻을 수 있다.
실리콘 산화물 캡핑층(140)의 표면 에너지를 향상시키고, 오염원으로 존재하는 표면 유기물을 제거하기 위해, 산화물 캡핑층(140)의 표면을 플라즈마 처리를 수행한다.
기판 간의 접합 전에, 접합에 참여하는 제1 기판(110)의 산화물 캡핑층(140)의 표면을 플라즈마 선처리(pre-plasma treatment)를 통해 친수성 표면으로 만들고, 산화물 캡핑층(140)의 표면에는 수산화기(OH-)가 존재하는 상태로 표면을 개질시킨다.
산화물 캡핑층(140) 표면의 친수성(親水性)화를 위해 수산화기(OH-)를 기판 표면에 형성함으로써, 산화물 캡핑층(140) 표면의 표면에너지(surface energy)를 증가시킨다. 이와 함께 산화물 캡핑층(140)의 표면에 존재하는 유기물을 플라즈마 선처리(pre-plasma treatment)로 제거할 수 있는 부가적인 효과도 있다. 산화물 캡핑층(140) 표면의 플라즈마 처리됨에 따라, 기판 접합 시에 기판 간의 결합력이 증가하게 된다. 산화물 캡핑층(140) 표면의 수산화기(OH-) 사이의 반데르발스(van der waals) 결합을 이용하여 제1 기판(110)과 제2 기판(160)의 약한(weak) 접합 후, 200℃ 이상의 열처리를 통해 공유결합을 일으켜 강한 산화 접합(strong oxide bonding)을 구현할 수 있다.
한편, 제2 기판(160)의 준비는 다음과 같다.
집적 회로(IC) 소자가 형성되어 있지 않은 제2 기판(160) 상에 열 산화 실리콘층(150)을 형성한 뒤에, 열 산화 실리콘층(150)이 있는 방향으로 수소 이온을 이온 주입하여 스마트컷 라인(165)을 형성한다.
제1 기판(110) 상의 실리콘 산화물층(130)의 단차 저감 및 산화물 캡핑층(140) 표면의 표면에너지(surface energy) 증가로 인해, 제1 기판(110)과 제2 기판(160)을 접합을 수행하고, 제2 기판(160)을 원활하게 클리비지(cleavage)할 수 있다.
제1 기판(110)과 제2 기판(160)을 접합 시에, 제1 기판(110)의 실리콘 산화물층(130)과 제2 기판(160)의 열 산화 실리콘층(150)을 접하도록 배치하고, 제1 기판(110)과 제2 기판(160)의 수직 방향으로 1 kPa 내지 10 kPa의 압력을 가한다. 이어서 단계별로 열을 가하여 기판 간의 접합을 완성한다.
단계별 온도 조건으로서, 가열(baking) 조건은 200℃ 내지 400℃의 범위에서 2시간 미만으로 유지되고, 400℃ 내지 550℃의 범위에서, 접촉되어 있는 제1 기판(110)과 제2 기판(160)을 2시간 미만으로 어닐링(annealing)한다.
제조예
도 6의 S1 내지 S8을 참조하여 제조 공정을 설명하면 다음과 같다.
단계 S1에서 제1 기판(110)을 준비한다. 이어서, 단계 S2에서 제1 기판(110) 상에 반도체 소자(120)를 형성한다.
단계 S3에서 반도체 소자(120)를 오버코트(overcoat)하는 실리콘 산화물층(130)을 형성한다. 실리콘 산화물층(130)의 표면은 반도체 소자(120)의 표면 요철을 반영하기 때문에 표면에 표면 돌기(135)가 발생할 수 있고, 표면 거칠기가 높은 상태이다.
단계 S4에서 화학기계적 폴리싱 공정을 수행하여 표면 돌기(135)를 제거하고, 실리콘 산화물층(130)의 표면을 낮은 표면 거칠기 상태로 만든다.
화학기계적 폴리싱을 수행시에, 화학기계적 폴리싱을 위한 폴리싱 패드를 이용하여 실리콘 산화물층(130)에 접촉하고, 실리콘 산화물층(130)의 표면에 화학기계적 폴리싱용 용액을 떨어뜨리고, 이어서 폴리싱 패드에 3 Psi 미만의 압력을 가하면서, 동시에 제1 기판(110)을 80 rpm으로 회전시키면서 화학기계적 폴리싱을 수행한다. 화학적 폴리싱용 용액의 주입 속도는 155 ml/min이고, 총 공정 시간은 10초 미만에서 수행된다.
단계 S5에서 실리콘 산화물층(130) 상에 HDP-CVD 방법을 이용하여 산화물 캡핑층(140)을 형성한다. 사용하는 플라즈마의 파워(power)는 5 kW의 범위이고, 5 mTorr의 압력에서, 플라즈마 전자 밀도가 1012 cm-3 미만의 범위인 플라즈마를 발생시킨다. 플라즈마 기체로는 SiH4와 O2 기체를 사용하고, SiH4를 80 sccm 범위 및 O2를 550 sccm 범위의 유량을 체임버 내부로 주입한다. 산화물 캡핑층(140)이 형성되는 성장률은 300 nm/min이다. 산화물 캡핑층(140)을 성장시의 기판 상승 온도는 300℃ 미만의 범위이다.
HDP-CVD 방법을 이용하여 제작된 산화물 캡핑층(140)의 밀도는 2.20 g/cm3 내지 2.40 g/cm3 의 범위이나, 이에 한정하지는 않는다.
이어서, 산화물 캡핑층(140)의 표면을 플라즈마 처리를 수행한다. 사용하는 플라즈마의 파워(power)는 10 kW의 범위이고, 50 mTorr의 압력에서 플라즈마를 발생시킨다. 플라즈마 기체로는 N2와 O2 기체를 사용하고, N2를 30 sccm 범위 및 O2를 20 sccm 범위의 유량을 챔버 내부로 주입한다. 산화물 캡핑층(140)의 표면을 플라즈마 처리하는 시간은 100초 미만이다. 실리콘 산화물층(130)의 표면을 플라즈마 처리시, 기판의 상승 온도는 200℃ 내지 400℃의 범위이다.
단계 S1'에서 제2 기판(160)을 준비하고, 제2 기판(160) 상에 열 산화 실리콘층(150)을 형성한다.
단계 S2'에서 열 산화 실리콘층(150)이 있는 방향으로 수소 이온 주입(implantation) 공정을 수행하여, 제2 기판(155) 내부로 수소 이온이 주입되게 하여 스마트컷(smart-cut) 라인(165)을 형성한다.
이어서, 단계 S6에서 스마트컷 라인(165)이 형성된 제2 기판(155)의 열 산화 실리콘층(150)의 표면과 제1 기판(110)의 실리콘 산화물층(130)의 표면을 마주보게 위치시킨다.
단계 S7에서 제2 기판(155)의 열 산화 실리콘층(150)이 있는 면을 제1 기판(110)의 산화물 캡핑층(140)의 표면에 접합시킨다. 기판 간의 접합 시에, 접합 압력은 8 kPa 미만의 범위이고, 베이킹 온도는 300℃의 범위이고, 어닐링 온도는 500℃ 미만의 범위에서 수행한다.
이어서, 접합된 기판을 냉각하고, 단계 S8에서 스마트컷 라인(165)을 경계로 하여 제2 기판(160)의 상부(167)를 제거한다. 상부가 제거된 제2 기판(160) 상에 전자 소자를 형성하기 위해, 잔존하는 제2 기판(160)의 표면을 화학기계적으로 연마한다.
단계 S1 내지 S8 및 단계 S1' 내지 S2'의 제조 공정을 반복적으로 수행하여 안정적으로 접합된 모놀리틱 3차원 반도체 구조물을 제조할 수 있다.
분석예 1
도 7a 및 도 7b는 본 발명의 일실시예에 따른 플라즈마 처리 전후의 기판 상의 표면 장력의 변화를 액체(물방울) 접촉각 측정을 통해 보여주는 도면들이다.
도 7a를 참조하면, 산화물 캡핑층 표면에 플라즈마 전처리(pre-plasma treatment) 유무에 따른 접촉각(contact angle) 측정 결과가 도시된다. 플라즈마 미처리 표면에 비해, 플라즈마 처리된 표면에서의 물방울과 표면 간의 각도가 매우 작아짐을 알 수 있다. 이는 플라즈마 처리시 표면에너지(surface energy)가 증가하여, 물 입자를 잡아당기려는 힘이 강해져 물방울이 퍼지는 결과이다.
도 7b는 플라즈마 처리 횟수에 따른 물방울과 기판 표면 간의 접촉 각도를 보여준다. 플라즈마 표면 처리된 기판의 경우, 접촉 각도가 크게 감소했음을 알 수 있다.
플라즈마 미처리된 기판 표면의 접촉각도는 매우 큰 값을 보여주고, 플라즈마 표면 처리 2회 내지 4회 처리의 경우, 플라즈마 처리 횟수 증가에 따른 접촉 각도의 변화가 거의 없음을 알 수 있다. 또한, 플라즈마 처리된 기판의 위치별 접촉 각도의 차이는 거의 없는 것을 알 수 있다.
분석예 2
도 8a 및 도 8b는 본 발명의 일실시예에 따른 기판 상의 산화물층을 화학기계적 폴리싱(CMP)한 후, 플라즈마 처리 유무 및 열처리 전후에 기판 표면의 상태를 보여주는 도면들이다.
도 8a를 참조하면, 제1 기판(110) 상에 형성된 반도체 소자(120)를 오버코트(overcoat)한 실리콘 산화물층(130)의 표면을 화학기계적 연마한 후 발생된 단차를 완화한 다음, 제2 기판(160) 상에 형성된 열 산화 실리콘층(150)의 표면을 실리콘 산화물층(130)의 표면에 접촉하고, 후속 열처리 공정을 통해 기판 간의 접합을 수행하였다.
플라즈마가 처리되지 않은 실리콘 산화물층(130)의 표면으로 인해 기판 접합은 불완전하게 되어, 제2 기판(160)의 클리비지(cleavage)가 일어나기 전에 기판 간의 분리가 발생되어, 제2 기판(160) 및 열 산화 실리콘층(150)은 제1 기판(110)으로부터 분리되었다.
도 8a는 제2 기판(160)의 클리비지가 일어나지 않아 실리콘 산화물층(130)의 표면이 드러나게 되어 반사광이 없음으로 인한 광학 이미지를 보여준다.
도 8b를 참조하면, 제1 기판(110) 상에 형성된 반도체 소자(120)를 오버코트(overcoat)한 실리콘 산화물층(130)의 표면을 화학기계적 연마하고, 발생된 단차를 완화한 후에, 표면을 플라즈마 처리를 수행하였다. 이어서, 제2 기판(160) 상에 형성된 금속 산화물층(150)의 표면을 실리콘 산화물층(130)의 표면에 접촉하고, 후속 열처리 공정을 통해 기판 간의 접합을 수행하였다.
플라즈마 표면 처리는 상압 또는 진공에서 수행될 수 있다.
실리콘 산화물층(130)의 표면을 화학기계적 폴리싱 후, 플라즈마 표면 처리를 수행함으로써, 실리콘 산화물층(130) 표면의 친수성 표면(hydrophilic surface)를 유지시켜 클리비지(cleavage)가 일어날 수 있는 접합 에너지(bonding energy)를 만족하게 된다. 이에 따라, 실리콘 산화물층(130)의 표면으로 제2 기판(160) 및 열 산화 실리콘층(150)의 전사가 정상적으로 수행되었다.
20, 110: 제1 기판 30, 160: 제2 기판
120: 반도체 소자 130: 실리콘 산화물층
135: 표면 돌기 140: 산화물 캡핑층
150: 열 산화 실리콘층 155: 이온주입 전 기판
165: 스마트컷 라인 167: 제거층

Claims (14)

  1. 제1 기판 상에 형성된 반도체 소자;
    상기 반도체 소자가 형성된 기판 상에 형성된 실리콘 산화물층;
    상기 실리콘 산화물층 상에 형성되고, 상기 실리콘 산화물층보다 밀도가 높은 산화물 캡핑층;
    상기 산화물 캡핑층 상에 형성된 열 산화 실리콘층; 및
    상기 열 산화 실리콘층 상에 형성된 제2 기판을 포함하는 모놀리틱 3차원 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 각각, Si, Ge, GaAs, GaP, AlGaAs, InGaP, AlInGaP, GaN, AlN, AlGaN, CdTe 및 CdS로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물.
  3. 제1항에 있어서,
    상기 산화물 캡핑층은 SiO2, TiO2, ZnO, ZrO2, CuO 및 Al2O3로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물.
  4. 제3항에 있어서,
    상기 산화물 캡핑층은 2.2 g/cm3 내지 2.4 g/cm3의 밀도를 가진 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물.
  5. 제1항에 있어서,
    상기 열 산화 실리콘층은 상기 제2 기판 상에 형성되어 상기 산화물 캡핑층에 접합된 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물.
  6. 제1항에 있어서,
    상기 산화물 캡핑층의 표면에는 플라즈마 처리에 의해 수산화기가 형성된 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물.
  7. 반도체 소자가 형성된 제1 기판 상에 실리콘 산화물층을 형성하는 단계;
    상기 실리콘 산화물층의 표면을 화학기계적으로 연마하는 단계;
    상기 실리콘 산화물층보다 밀도가 높은 산화물 캡핑층을 상기 실리콘 산화물층 상에 형성하는 단계;
    상기 산화물 캡핑층을 플라즈마 처리하는 단계;
    표면에 열 산화 실리콘층이 형성되고 내부에 이온 주입에 의해 스마트컷 라인이 형성된 제2 기판의 상기 열 산화 실리콘층이 상기 산화물 캡핑층에 접하도록, 상기 제2 기판을 상기 산화물 캡핑층 상에 적층시키는 단계; 및
    상기 스마트컷 라인을 따라 상기 제2 기판의 상부를 제거하는 단계를 포함하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  8. 제7항에 있어서,
    상기 산화물 캡핑층을 상기 실리콘 산화물층 상에 형성하는 단계에서,
    상기 산화물 캡핑층은 고밀도 플라즈마 화학기상증착법에 의해 200℃ 내지 400℃의 온도에서 300 nm/min 내지 500 nm/min의 증착 속도로 형성되고,
    상기 고밀도 플라즈마 화학기상증착법의 플라즈마 전자 밀도는 1010 cm-3 내지 1012 cm-3인 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  9. 제7항에 있어서,
    상기 제2 기판의 상부를 제거하는 단계 이후에,
    상기 상부가 제거된 제2 기판의 표면을 화학기계적으로 연마하는 단계를 더 포함하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  10. 제7항에 있어서,
    상기 제1 기판 및 제2 기판은 각각, Si, Ge, GaAs, GaP, AlGaAs, InGaP, AlInGaP, GaN, AlN, AlGaN, CdTe, ZnTe, CdZnTe 및 CdS로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  11. 제7항에 있어서,
    상기 산화물 캡핑층은 SiO2, TiO2, ZnO, ZrO2 및 Al2O3로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  12. 제11항에 있어서,
    상기 산화물 캡핑층은 2.2 g/cm3 내지 2.4 g/cm3의 밀도를 가진 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  13. 제7항에 있어서,
    상기 산화물 캡핑층을 플라즈마 처리하는 단계에서,
    상기 플라즈마 처리에 의해 상기 산화물 캡핑층의 표면에 수산화기를 형성하는 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물의 제조방법.
  14. 제7항에 있어서,
    상기 상기 제2 기판을 상기 산화물 캡핑층 상에 적층시키는 단계 이후,
    1 kPa 내지 10 kPa의 압력으로 200℃ 내지 550℃의 온도로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 모놀리틱 3차원 반도체 구조물의 제조방법.
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