JP2002110948A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002110948A JP2002110948A JP2000293926A JP2000293926A JP2002110948A JP 2002110948 A JP2002110948 A JP 2002110948A JP 2000293926 A JP2000293926 A JP 2000293926A JP 2000293926 A JP2000293926 A JP 2000293926A JP 2002110948 A JP2002110948 A JP 2002110948A
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Abstract
(57)【要約】
【課題】短時間で素子が形成された半導体を超薄膜化す
ると共に、前記半導体に与えるダメージを少なくする。 【解決手段】Ｓｉ支持基板１０１と、Ｓｉ支持基板１０
１上に形成されたシリコン酸化膜１０２と、シリコン酸
化膜１０２上に形成されたシリコン窒化膜１０３と、シ
リコン窒化膜１０３上に形成されたＳｉ半導体層１０４
とを具備するＳＯＩ基板１００を用意する工程と、Ｓｉ
半導体層１０４に半導体素子１０６を形成する工程と、
シリコン酸化膜１０２を選択的に除去し、Ｓｉ支持基板
１０１と半導体素子１０６が形成されたＳｉ半導体層１
０４とを分離する工程とを含む。
ると共に、前記半導体に与えるダメージを少なくする。 【解決手段】Ｓｉ支持基板１０１と、Ｓｉ支持基板１０
１上に形成されたシリコン酸化膜１０２と、シリコン酸
化膜１０２上に形成されたシリコン窒化膜１０３と、シ
リコン窒化膜１０３上に形成されたＳｉ半導体層１０４
とを具備するＳＯＩ基板１００を用意する工程と、Ｓｉ
半導体層１０４に半導体素子１０６を形成する工程と、
シリコン酸化膜１０２を選択的に除去し、Ｓｉ支持基板
１０１と半導体素子１０６が形成されたＳｉ半導体層１
０４とを分離する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、素子が形成されウ
ェハを薄膜化する半導体装置の製造方法に関する。
ェハを薄膜化する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するように結びつけ、半導体基板上に集積化して形成
した大規模集積回路（チップ）が多用されている。この
ため、機器全体の性能は、チップ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するように結びつけ、半導体基板上に集積化して形成
した大規模集積回路（チップ）が多用されている。この
ため、機器全体の性能は、チップ単体の性能と大きく結
び付いている。
【０００３】一方、複数のチップを用いて、機器全体の
性能を図ったいわゆるマルチチップ半導体装置も提案さ
れている。このマルチチップ半導体装置の中に、ウェハ
を薄膜化して複数の半導体チップを積層するチップ・オ
ン・チップ技術を用いたマルチチップ半導体装置が提案
されている。
性能を図ったいわゆるマルチチップ半導体装置も提案さ
れている。このマルチチップ半導体装置の中に、ウェハ
を薄膜化して複数の半導体チップを積層するチップ・オ
ン・チップ技術を用いたマルチチップ半導体装置が提案
されている。
【０００４】このシリコン基板の薄膜化には、ウェハの
製造工程を終了してからシリコンウェハの裏面を研磨装
置を用いて用いて研磨を行い、ウェハを薄膜化する、い
わゆるバックグライディング法が用いられている。
製造工程を終了してからシリコンウェハの裏面を研磨装
置を用いて用いて研磨を行い、ウェハを薄膜化する、い
わゆるバックグライディング法が用いられている。
【０００５】しかしながら、このバックグライディング
法では、ウエアを超薄膜化するのは困難であり、時間が
かかるという問題があった。また、ウェハの裏面研磨に
よりウェハに機械的ダメージが入ることが問題となって
いる。
法では、ウエアを超薄膜化するのは困難であり、時間が
かかるという問題があった。また、ウェハの裏面研磨に
よりウェハに機械的ダメージが入ることが問題となって
いる。
【０００６】
【発明が解決しようとする課題】上述したように、ウェ
ハを薄膜化する際、時間がかかるという問題があった。
また、ウェハに機械的ダメージが入るという問題があっ
た。
ハを薄膜化する際、時間がかかるという問題があった。
また、ウェハに機械的ダメージが入るという問題があっ
た。
【０００７】本発明の目的は、短時間で素子が形成され
た半導体を超薄膜化すると共に、前記半導体に与えるダ
メージが少ない半導体装置の製造方法を提供することに
ある。
た半導体を超薄膜化すると共に、前記半導体に与えるダ
メージが少ない半導体装置の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【０００９】（１）本発明（請求項１）に係わる半導体
装置の製造方法は、支持基板と、この支持基板上に形成
された第１の絶縁膜と、第１の絶縁膜上に形成された第
２の絶縁膜と、第２の絶縁膜上に形成された半導体層と
を具備するＳＯＩ基板を用意する工程と、前記半導体層
に半導体素子を形成する工程と、第１の絶縁膜を除去
し、前記支持基板と前記半導体素子が形成された半導体
層とを分離する工程とを含むことを特徴とする。
装置の製造方法は、支持基板と、この支持基板上に形成
された第１の絶縁膜と、第１の絶縁膜上に形成された第
２の絶縁膜と、第２の絶縁膜上に形成された半導体層と
を具備するＳＯＩ基板を用意する工程と、前記半導体層
に半導体素子を形成する工程と、第１の絶縁膜を除去
し、前記支持基板と前記半導体素子が形成された半導体
層とを分離する工程とを含むことを特徴とする。
【００１０】本発明の好ましい実施態様を以下に記す。
第１の絶縁膜はＳｉＯ2 で構成され、第２の絶縁膜はＳ
ｉ3Ｎ4，ＳｉＣ，及びＡｌＮからなる群から一つ選ばれ
た物質で構成されること。第１の絶縁膜は、フッ酸を用
いたウエットエッチング法、又はＣＦ4 ／Ｏ2 を用いた
ＣＤＥ法を用いて除去されること。
第１の絶縁膜はＳｉＯ2 で構成され、第２の絶縁膜はＳ
ｉ3Ｎ4，ＳｉＣ，及びＡｌＮからなる群から一つ選ばれ
た物質で構成されること。第１の絶縁膜は、フッ酸を用
いたウエットエッチング法、又はＣＦ4 ／Ｏ2 を用いた
ＣＤＥ法を用いて除去されること。
【００１１】第１の絶縁膜はＳｉ3Ｎ4，ＳｉＣ，及び
Ａｌ2Ｏ3からなる群から一つ選ばれた物質で構成され、
第２の絶縁膜はＳｉＯ2 で構成されていること。前記第
１の絶縁膜は、リン酸を用いたウエットエッチング法に
より除去されること。
Ａｌ2Ｏ3からなる群から一つ選ばれた物質で構成され、
第２の絶縁膜はＳｉＯ2 で構成されていること。前記第
１の絶縁膜は、リン酸を用いたウエットエッチング法に
より除去されること。
【００１２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１３】ＳＯＩ基板の絶縁層を２層構造にし、半導
体層に素子を形成した後、下層側の絶縁膜を選択的に除
去することで、短時間、且つ機械的なダメージを与えず
に素子が形成された半導体層を得ることができる。
体層に素子を形成した後、下層側の絶縁膜を選択的に除
去することで、短時間、且つ機械的なダメージを与えず
に素子が形成された半導体層を得ることができる。
【００１４】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１５】図１は本発明の一実施形態に係わる半導体
装置の製造工程を示す工程断面図である。先ず、図１
（ａ）に示すように、Ｓｉ支持基板１０１上に、シリコ
ン酸化膜（第１の絶縁膜）１０２及びシリコン窒化膜
（第２の絶縁膜）１０３，Ｓｉ半導体層１０４が積層さ
れたＳＯＩ基板１００を形成する。
装置の製造工程を示す工程断面図である。先ず、図１
（ａ）に示すように、Ｓｉ支持基板１０１上に、シリコ
ン酸化膜（第１の絶縁膜）１０２及びシリコン窒化膜
（第２の絶縁膜）１０３，Ｓｉ半導体層１０４が積層さ
れたＳＯＩ基板１００を形成する。
【００１６】例えば、例えば張り合わせ基板の場合に
は、Ｓｉ支持基板１０１上に熱酸化法，ＣＶＤ法又はス
パッタリング法を用いてシリコン酸化膜１０２を形成す
る。その後、ＣＶＤ法又はスパッタリング法を用いてシ
リコン窒化膜１０３を堆積し、更にシリコン酸化膜を形
成する。シリコン酸化膜上にシリコン基板を接着した
後、シリコン基板を研磨してＳｉ半導体層１０４を形成
し、張り合わせ基板を形成する。
は、Ｓｉ支持基板１０１上に熱酸化法，ＣＶＤ法又はス
パッタリング法を用いてシリコン酸化膜１０２を形成す
る。その後、ＣＶＤ法又はスパッタリング法を用いてシ
リコン窒化膜１０３を堆積し、更にシリコン酸化膜を形
成する。シリコン酸化膜上にシリコン基板を接着した
後、シリコン基板を研磨してＳｉ半導体層１０４を形成
し、張り合わせ基板を形成する。
【００１７】次いで、図１（ｂ）に示すように、Ｓｉ半
導体層１０４にＳＴＩ技術を用いた素子分離絶縁膜１０
５及びＭＩＳトランジスタ等の素子１０６を形成した
後、素子１０６を保護する第１の層間絶縁膜１０７を形
成する。
導体層１０４にＳＴＩ技術を用いた素子分離絶縁膜１０
５及びＭＩＳトランジスタ等の素子１０６を形成した
後、素子１０６を保護する第１の層間絶縁膜１０７を形
成する。
【００１８】そして、第１の層間絶縁膜１０７に素子１
０６に接続するプラグ１０８を形成する。そして、スル
ープラグが形成される領域に窓を有するレジストパター
ンを形成した後、レジストパターンをマスクに第１の層
間絶縁膜１０７及びＳｉ半導体層１０４をエッチング
し、Ｓｉ半導体層１０４にホールを形成する。レジスト
パターンを剥離した後、プラズマ化学気相成長等でシリ
コン酸化膜を形成して、ホールの側面に絶縁膜１０９を
形成する。そして、このホール内に金属材料からなるス
ループラグ１１０を埋め込み形成する。
０６に接続するプラグ１０８を形成する。そして、スル
ープラグが形成される領域に窓を有するレジストパター
ンを形成した後、レジストパターンをマスクに第１の層
間絶縁膜１０７及びＳｉ半導体層１０４をエッチング
し、Ｓｉ半導体層１０４にホールを形成する。レジスト
パターンを剥離した後、プラズマ化学気相成長等でシリ
コン酸化膜を形成して、ホールの側面に絶縁膜１０９を
形成する。そして、このホール内に金属材料からなるス
ループラグ１１０を埋め込み形成する。
【００１９】図１（ｃ）に示すように、層間絶縁膜１０
７上にプラグ１０８又はスループラグ１１０に接続する
配線１１１を形成し、第２の層間絶縁膜１１２を形成す
る。そして、第２の層間絶縁膜１１２に配線１１１に接
続するプラグ１１３を形成する。第２の層間絶縁膜１１
２上に配線１１４，第３の層間絶縁膜１１５及びプラグ
１１６を形成した後、パッド１１７及びポリイミドから
なるパッシベーション層１１８を形成し、ウェハプロセ
スを完了させる。
７上にプラグ１０８又はスループラグ１１０に接続する
配線１１１を形成し、第２の層間絶縁膜１１２を形成す
る。そして、第２の層間絶縁膜１１２に配線１１１に接
続するプラグ１１３を形成する。第２の層間絶縁膜１１
２上に配線１１４，第３の層間絶縁膜１１５及びプラグ
１１６を形成した後、パッド１１７及びポリイミドから
なるパッシベーション層１１８を形成し、ウェハプロセ
スを完了させる。
【００２０】次いで、シリコン酸化膜１０２を例えばフ
ッ化アンモニウム溶液を用いたウエットエッチング法に
より選択的に溶解し、素子の形成されたＳｉ半導体層１
０４と、Ｓｉ支持基板１０１とを分離し、素子が作り混
まれた超薄膜のシリコン基板を得る。この工程は、シリ
コンウェハ状態で行っても良いし、或いは素子をチップ
にダイシングしてから行っても良い。
ッ化アンモニウム溶液を用いたウエットエッチング法に
より選択的に溶解し、素子の形成されたＳｉ半導体層１
０４と、Ｓｉ支持基板１０１とを分離し、素子が作り混
まれた超薄膜のシリコン基板を得る。この工程は、シリ
コンウェハ状態で行っても良いし、或いは素子をチップ
にダイシングしてから行っても良い。
【００２１】この工程において、素子が作り混まれた超
薄膜のＳｉ半導体層１０４を得るためには、研磨工程が
行われず、ウエットエッチング法やＣＤＥ法等の化学的
な手法が用いられている。シリコン基板を裏面側から研
削する従来の方法に比べて、処理時間が短縮化される。
また、超薄膜のＳｉ半導体層１０４には機械的ダメージ
が入らない。
薄膜のＳｉ半導体層１０４を得るためには、研磨工程が
行われず、ウエットエッチング法やＣＤＥ法等の化学的
な手法が用いられている。シリコン基板を裏面側から研
削する従来の方法に比べて、処理時間が短縮化される。
また、超薄膜のＳｉ半導体層１０４には機械的ダメージ
が入らない。
【００２２】その後は、ウェハ状態或いはチップ状態に
おいて、シリコン窒化膜１０３に対してＲＩＥ、ＣＤ
Ｅ、又はウエットエッチングを行って、スループラグ１
１０を露出させる。そして、図２に示すように、ウェハ
を切り出して得られるチップ２０１のスループラグをバ
リアメタル２０２及びハンダ２０３で接続することによ
って、チップ・オン・チップを形成する。なお、図２に
おいて、上方が回路形成面である。
おいて、シリコン窒化膜１０３に対してＲＩＥ、ＣＤ
Ｅ、又はウエットエッチングを行って、スループラグ１
１０を露出させる。そして、図２に示すように、ウェハ
を切り出して得られるチップ２０１のスループラグをバ
リアメタル２０２及びハンダ２０３で接続することによ
って、チップ・オン・チップを形成する。なお、図２に
おいて、上方が回路形成面である。
【００２３】上記では、張り合わせウェハである場合を
説明したが、ＳＩＭＯＸウェハであれば、高エネルギー
の酸素イオンと窒素イオンを酸素よりも窒素の濃度ピー
クが表面側に来るように加速電圧を設定して、イオン注
入法を用いて導入する。その後、高温で熱処理を行い、
シリコン酸化膜とシリコン窒化膜を形成する。
説明したが、ＳＩＭＯＸウェハであれば、高エネルギー
の酸素イオンと窒素イオンを酸素よりも窒素の濃度ピー
クが表面側に来るように加速電圧を設定して、イオン注
入法を用いて導入する。その後、高温で熱処理を行い、
シリコン酸化膜とシリコン窒化膜を形成する。
【００２４】本発明のように、ＳＯＩ基板の絶縁膜をシ
リコン酸化膜とシリコン窒化膜との２種にし、Ｓｉ半導
体層に素子を形成した後、支持基板側の絶縁膜を選択的
にエッチングする事で、超薄膜化されたシリコンチップ
を短時間且つ低ダメージで形成することができる。
リコン酸化膜とシリコン窒化膜との２種にし、Ｓｉ半導
体層に素子を形成した後、支持基板側の絶縁膜を選択的
にエッチングする事で、超薄膜化されたシリコンチップ
を短時間且つ低ダメージで形成することができる。
【００２５】なお、本発明は、上記実施形態に限定され
るものではない。例えば、第１の絶縁膜と第２の絶縁膜
とは上述したものに限定されるものではない。第１の絶
縁膜と第２の絶縁膜との組み合わせ及び第１の絶縁膜の
選択除去方法を表１に示す。
るものではない。例えば、第１の絶縁膜と第２の絶縁膜
とは上述したものに限定されるものではない。第１の絶
縁膜と第２の絶縁膜との組み合わせ及び第１の絶縁膜の
選択除去方法を表１に示す。
【００２６】
【表１】
【００２７】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００２８】
【発明の効果】以上説明したように本発明によれば、Ｓ
ＯＩ基板の絶縁層を２層構造にし、半導体層に素子を形
成した後、下層側の絶縁膜を選択的に除去することで、
短時間且つ機械的なダメージを与えずに素子が形成され
た半導体層を得ることができる。
ＯＩ基板の絶縁層を２層構造にし、半導体層に素子を形
成した後、下層側の絶縁膜を選択的に除去することで、
短時間且つ機械的なダメージを与えずに素子が形成され
た半導体層を得ることができる。
【図１】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２】本発明の一実施形態に係わる半導体装置の構成
を示す断面図。
を示す断面図。
【符号の説明】 １００…ＳＯＩ基板 １０１…Ｓｉ支持基板 １０２…シリコン酸化膜 １０２…シリコン窒化膜 １０３…シリコン窒化膜 １０４…半導体層 １０５…素子分離絶縁膜 １０６…素子 １０７…第１の層間絶縁膜 １０８…プラグ １０９…絶縁膜 １１０…スループラグ １１１…配線 １１２…第２の層間絶縁膜 １１３…プラグ １１４…配線 １１５…第３の層間絶縁膜 １１６…プラグ １１７…パッド １１８…パッシベーション層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｄ Ｆターム(参考） 5F004 AA06 DA01 DA26 DB03 DB07 DB14 5F043 AA38 BB22 BB23 DD15 GG10 5F110 AA16 BB11 CC02 DD05 DD13 DD14 DD17 NN02 NN62 QQ05 QQ16
Claims (5)
- 【請求項１】支持基板と、この支持基板上に形成された
第１の絶縁膜と、第１の絶縁膜上に形成された第２の絶
縁膜と、第２の絶縁膜上に形成された半導体層とを具備
するＳＯＩ基板を用意する工程と、 前記半導体層に半導体素子を形成する工程と、 第１の絶縁膜を除去し、前記支持基板と前記半導体素子
が形成された半導体層とを分離する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】第１の絶縁膜はＳｉＯ2 で構成され、第２
の絶縁膜はＳｉ3Ｎ4，ＳｉＣ，及びＡｌＮからなる群か
ら一つ選ばれた物質で構成されることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】第１の絶縁膜は、フッ酸を用いたウエット
エッチング法、又はＣＦ4 ／Ｏ2 を用いたＣＤＥ法を用
いて除去されることを特徴とする請求項２に記載の半導
体装置の製造方法。 - 【請求項４】第１の絶縁膜はＳｉ3Ｎ4，ＳｉＣ，及び
Ａｌ2Ｏ3からなる群から一つ選ばれた物質で構成され、
第２の絶縁膜はＳｉＯ2 で構成されていることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項５】前記第１の絶縁膜は、リン酸を用いたウエ
ットエッチング法により除去されることを特徴とする請
求項４に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293926A JP2002110948A (ja) | 2000-09-27 | 2000-09-27 | 半導体装置の製造方法 |
| US09/893,454 US6541861B2 (en) | 2000-06-30 | 2001-06-29 | Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure |
| JP2001262020A JP2002175699A (ja) | 2000-09-27 | 2001-08-30 | 半導体装置及び半導体装置のモード設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000293926A JP2002110948A (ja) | 2000-09-27 | 2000-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110948A true JP2002110948A (ja) | 2002-04-12 |
Family
ID=18776632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000293926A Pending JP2002110948A (ja) | 2000-06-30 | 2000-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110948A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175306A (ja) * | 2003-12-12 | 2005-06-30 | Sony Corp | 半導体集積回路装置及びその製造方法 |
| JP2007173811A (ja) * | 2005-12-22 | 2007-07-05 | Princo Corp | Ｉｃ整合基板とキャリアの結合構造、及びその製造方法と電子デバイスの製造方法 |
| US7285825B2 (en) | 2003-01-21 | 2007-10-23 | Kabushiki Kaisha Toshiba | Element formation substrate for forming semiconductor device |
| KR101841359B1 (ko) | 2016-09-23 | 2018-05-04 | 한양대학교 산학협력단 | 모놀리틱 3차원 반도체 구조물 및 이의 제조방법 |
-
2000
- 2000-09-27 JP JP2000293926A patent/JP2002110948A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285825B2 (en) | 2003-01-21 | 2007-10-23 | Kabushiki Kaisha Toshiba | Element formation substrate for forming semiconductor device |
| US7510945B2 (en) | 2003-01-21 | 2009-03-31 | Kabushiki Kaisha Toshiba | Element formation substrate, method of manufacturing the same, and semiconductor device |
| JP2005175306A (ja) * | 2003-12-12 | 2005-06-30 | Sony Corp | 半導体集積回路装置及びその製造方法 |
| JP2007173811A (ja) * | 2005-12-22 | 2007-07-05 | Princo Corp | Ｉｃ整合基板とキャリアの結合構造、及びその製造方法と電子デバイスの製造方法 |
| US7993973B2 (en) | 2005-12-22 | 2011-08-09 | Princo Corp. | Structure combining an IC integrated substrate and a carrier, and method of manufacturing such structure |
| KR101841359B1 (ko) | 2016-09-23 | 2018-05-04 | 한양대학교 산학협력단 | 모놀리틱 3차원 반도체 구조물 및 이의 제조방법 |
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