JP2002231957A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ層にＭＯＳＦＥＴを形成するためにＭ
ｅｓａ型分離技術、或いはＳＴＩ分離法を適用した場合
でも、ＳＯＩ活性層での濃度低下を防止するとともに、
寄生ＭＯＳＦＥＴが形成されないように改良された半導
体装置、及びその製造方法を提供する。 【解決手段】 複数の素子領域を分離形成する素子分離
工程において、窒化膜（Ｓｉ3Ｎ4）と酸化膜（Ｓｉ
Ｏ2）との積層膜を素子分離マスクとして、素子分離領
域から半導体層（ＳＯＩ層）をエッチングにより除去す
る。つぎに、窒化酸化処理によりＳＯＩ層３の側壁面に
ＳｉＯＮ膜７を形成し、その後、ＳＴＩ法で素子分離を
行って、最後に酸化膜９及び電極１０を形成してＭＯＳ
ＦＥＴが完成する。
ｅｓａ型分離技術、或いはＳＴＩ分離法を適用した場合
でも、ＳＯＩ活性層での濃度低下を防止するとともに、
寄生ＭＯＳＦＥＴが形成されないように改良された半導
体装置、及びその製造方法を提供する。 【解決手段】 複数の素子領域を分離形成する素子分離
工程において、窒化膜（Ｓｉ3Ｎ4）と酸化膜（Ｓｉ
Ｏ2）との積層膜を素子分離マスクとして、素子分離領
域から半導体層（ＳＯＩ層）をエッチングにより除去す
る。つぎに、窒化酸化処理によりＳＯＩ層３の側壁面に
ＳｉＯＮ膜７を形成し、その後、ＳＴＩ法で素子分離を
行って、最後に酸化膜９及び電極１０を形成してＭＯＳ
ＦＥＴが完成する。
Description
【０００１】
【発明の属する技術分野】この発明は、素子分離領域に
よって区分された素子領域にＭＯＳトランジスタを形成
する半導体装置及びその製造方法に関し、特に、ＳＯＩ
型半導体装置でＳＯＩ活性層の端部における絶縁基板に
対する不純物拡散を抑制する新規な方法に関する。
よって区分された素子領域にＭＯＳトランジスタを形成
する半導体装置及びその製造方法に関し、特に、ＳＯＩ
型半導体装置でＳＯＩ活性層の端部における絶縁基板に
対する不純物拡散を抑制する新規な方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が進展
し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設
けることで、基板と接合部（ジャンクション）との間の
接合容量を低減して、消費電力を下げるようにしたＳＯ
Ｉ（Silicon On Insulator）構造が注目されている。こ
うしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁
膜とする素子間の分離が行われるため、集積度の高いＳ
ＯＩ型半導体装置でも容易にソフトエラー及びラッチア
ップが抑制され、高い信頼性が確保できる。また、ＳＯ
Ｉ構造の集積回路装置では、素子領域における不純物拡
散層での接合容量を減らすことができるので、スイッチ
ングに伴う充放電電流が少なくなって、高速化、低消費
電力化を図るうえでも有利となる。
し、シリコン基板とＭＯＳトランジスタ間に絶縁体を設
けることで、基板と接合部（ジャンクション）との間の
接合容量を低減して、消費電力を下げるようにしたＳＯ
Ｉ（Silicon On Insulator）構造が注目されている。こ
うしたＳＯＩ型半導体装置では、シリコン酸化膜を絶縁
膜とする素子間の分離が行われるため、集積度の高いＳ
ＯＩ型半導体装置でも容易にソフトエラー及びラッチア
ップが抑制され、高い信頼性が確保できる。また、ＳＯ
Ｉ構造の集積回路装置では、素子領域における不純物拡
散層での接合容量を減らすことができるので、スイッチ
ングに伴う充放電電流が少なくなって、高速化、低消費
電力化を図るうえでも有利となる。
【０００３】ＳＯＩ型半導体装置では、素子領域にトラ
ンジスタを形成する際、ゲート構造及び配線工程等に
は、通常のバルクシリコンウエーハにトランジスタを形
成するのと同様のプロセスが適用できる。しかし、従来
からよく知られているＬＯＣＯＳ（Local Oxidation of
Silicon）法を適用して、ＳＯＩ型半導体装置の素子間
分離を行う場合には、フィールド酸化速度にパターン依
存性があるために、通常のバルクシリコンウエーハに適
用されるプロセスを用いると、次のような問題があっ
た。
ンジスタを形成する際、ゲート構造及び配線工程等に
は、通常のバルクシリコンウエーハにトランジスタを形
成するのと同様のプロセスが適用できる。しかし、従来
からよく知られているＬＯＣＯＳ（Local Oxidation of
Silicon）法を適用して、ＳＯＩ型半導体装置の素子間
分離を行う場合には、フィールド酸化速度にパターン依
存性があるために、通常のバルクシリコンウエーハに適
用されるプロセスを用いると、次のような問題があっ
た。
【０００４】以下に、従来の素子分離法について図面を
参照しながら説明する。図６は、ＬＯＣＯＳ法による従
来のＳＯＩ型半導体装置の素子間分離を説明する半導体
装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パタ
ーン化された窒化膜をマスクに選択酸化によって形成さ
れる。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込み
酸化膜に到達し、素子間が完全に分離するまで酸化を進
めると、図６に示すように、広い素子分離領域のＬＯＣ
ＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み酸化
膜１１３からの廻り込みによる酸化の影響を受けて、素
子分離領域に接する部分１１４でバーズビーク状に変形
する。１１５はシリコン基板である。ＳＯＩ層１１２が
変形すると、変形部分１１４からの応力ひずみ（ストレ
ス）が助長され、ＳＯＩ層１１２の素子領域に結晶欠陥
が形成され、ソース、ドレイン間のリークをもたらすと
いう問題があった。また、回路の微細化に伴い、通常の
バルクシリコンウエーハと同様に、ＬＯＣＯＳ端部での
寸法変換差も問題になる。
参照しながら説明する。図６は、ＬＯＣＯＳ法による従
来のＳＯＩ型半導体装置の素子間分離を説明する半導体
装置の断面図である。ＬＯＣＯＳ酸化膜１１１は、パタ
ーン化された窒化膜をマスクに選択酸化によって形成さ
れる。狭い素子分離領域でＬＯＣＯＳ酸化膜が埋め込み
酸化膜に到達し、素子間が完全に分離するまで酸化を進
めると、図６に示すように、広い素子分離領域のＬＯＣ
ＯＳ酸化膜１１１では、ＳＯＩ層１１２が埋め込み酸化
膜１１３からの廻り込みによる酸化の影響を受けて、素
子分離領域に接する部分１１４でバーズビーク状に変形
する。１１５はシリコン基板である。ＳＯＩ層１１２が
変形すると、変形部分１１４からの応力ひずみ（ストレ
ス）が助長され、ＳＯＩ層１１２の素子領域に結晶欠陥
が形成され、ソース、ドレイン間のリークをもたらすと
いう問題があった。また、回路の微細化に伴い、通常の
バルクシリコンウエーハと同様に、ＬＯＣＯＳ端部での
寸法変換差も問題になる。
【０００５】そこで、ＬＯＣＯＳ法におけるストレスの
問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導
体装置の素子分離方法として、ＳＴＩ（Shallow Trench
Isolation）法、及びＭｅｓａ型分離技術による素子間
分離の方法が有力視されている。
問題、或いは寸法変換差の問題を軽減するＳＯＩ型半導
体装置の素子分離方法として、ＳＴＩ（Shallow Trench
Isolation）法、及びＭｅｓａ型分離技術による素子間
分離の方法が有力視されている。
【０００６】
【発明が解決しようとする課題】図７は、ＳＴＩ分離さ
れたＳＯＩ型半導体装置の断面構造を示す図である。Ｓ
ＴＩ分離法では、ＳＯＩ層１１２を加工して島状の素子
形成領域を形成した後、素子分離領域をＳＴＩ絶縁膜１
１６で埋め込んでから化学機械研磨（ＣＭＰ）によって
表面を平坦化する。その後、素子分離マスクを除去す
る。１１７はゲート酸化膜、１１８はゲート電極であ
る。このＳＴＩ分離法は、ＳＯＩ層１１２が５０ｎｍ以
上に厚く形成されたＳＯＩ型半導体装置に適用されるこ
とが多い。
れたＳＯＩ型半導体装置の断面構造を示す図である。Ｓ
ＴＩ分離法では、ＳＯＩ層１１２を加工して島状の素子
形成領域を形成した後、素子分離領域をＳＴＩ絶縁膜１
１６で埋め込んでから化学機械研磨（ＣＭＰ）によって
表面を平坦化する。その後、素子分離マスクを除去す
る。１１７はゲート酸化膜、１１８はゲート電極であ
る。このＳＴＩ分離法は、ＳＯＩ層１１２が５０ｎｍ以
上に厚く形成されたＳＯＩ型半導体装置に適用されるこ
とが多い。
【０００７】図８は、Ｍｅｓａ型分離されたＳＯＩ型半
導体装置の断面構造を示す図である。Ｍｅｓａ型分離技
術では、ＳＯＩ層１１２を加工してシリコンの島を形成
し、側壁を酸化した後、素子分離マスクを除去する。そ
の後、不純物を導入し、ゲート酸化を行い、さらにゲー
ト電極１１８の形成工程に進む。Ｍｅｓａ型分離は、Ｓ
ＯＩ層１１２を選択的に分離加工するだけで素子領域の
分離が可能であり、ＳＯＩ層１１２が薄いＳＯＩ型半導
体装置に適用される。
導体装置の断面構造を示す図である。Ｍｅｓａ型分離技
術では、ＳＯＩ層１１２を加工してシリコンの島を形成
し、側壁を酸化した後、素子分離マスクを除去する。そ
の後、不純物を導入し、ゲート酸化を行い、さらにゲー
ト電極１１８の形成工程に進む。Ｍｅｓａ型分離は、Ｓ
ＯＩ層１１２を選択的に分離加工するだけで素子領域の
分離が可能であり、ＳＯＩ層１１２が薄いＳＯＩ型半導
体装置に適用される。
【０００８】しかし、図７、図８に示すいずれの分離方
法を適用した場合でも、ＳＯＩ層１１２内に拡散された
不純物がその下の埋め込み酸化膜１１３中にも拡散する
影響で、ＳＯＩ活性層での不純物濃度が低下する。ま
た、熱酸化膜を介してゲート電極がＳＯＩ層と接してい
る部分１１２ａでは、横方向や斜め方向での拡散も生じ
るために、活性層の濃度プロファイルが変わって不均一
になり、そこに閾値電圧の低い寄生ＭＯＳＦＥＴが形成
される。その結果、トランジスタ全体のサブスレッシュ
ホールド特性にハンプが発生し、優れたターンオフ特性
が得られないという問題があった。
法を適用した場合でも、ＳＯＩ層１１２内に拡散された
不純物がその下の埋め込み酸化膜１１３中にも拡散する
影響で、ＳＯＩ活性層での不純物濃度が低下する。ま
た、熱酸化膜を介してゲート電極がＳＯＩ層と接してい
る部分１１２ａでは、横方向や斜め方向での拡散も生じ
るために、活性層の濃度プロファイルが変わって不均一
になり、そこに閾値電圧の低い寄生ＭＯＳＦＥＴが形成
される。その結果、トランジスタ全体のサブスレッシュ
ホールド特性にハンプが発生し、優れたターンオフ特性
が得られないという問題があった。
【０００９】この発明の目的は、Ｍｅｓａ型分離技術、
或いはＳＴＩ分離法を適用して、ＭＯＳＦＥＴを形成す
る場合、ＳＯＩ活性層での濃度低下を防止するととも
に、寄生ＭＯＳＦＥＴが形成されないように改良された
ＳＯＩ構造の半導体装置及びその製造方法を提供するこ
とにある。
或いはＳＴＩ分離法を適用して、ＭＯＳＦＥＴを形成す
る場合、ＳＯＩ活性層での濃度低下を防止するととも
に、寄生ＭＯＳＦＥＴが形成されないように改良された
ＳＯＩ構造の半導体装置及びその製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、素子分離領域によって区分された素子領域にＭＯＳ
トランジスタを形成する半導体装置が提供される。この
半導体装置は、絶縁基板と、前記絶縁基板上の素子領域
に形成された半導体層と、前記半導体層の側壁面を覆う
ように形成された絶縁層とを備え、前記絶縁基板の表面
の一部、及び前記絶縁層に窒素原子が導入されているこ
とを特徴とする。
に、素子分離領域によって区分された素子領域にＭＯＳ
トランジスタを形成する半導体装置が提供される。この
半導体装置は、絶縁基板と、前記絶縁基板上の素子領域
に形成された半導体層と、前記半導体層の側壁面を覆う
ように形成された絶縁層とを備え、前記絶縁基板の表面
の一部、及び前記絶縁層に窒素原子が導入されているこ
とを特徴とする。
【００１１】また、絶縁基板上の素子分離領域によって
区分された素子領域にＭＯＳトランジスタを形成する半
導体装置の製造方法を提供することができる。この半導
体装置の製造方法は、前記絶縁基板上の半導体層のうち
素子分離領域から半導体層を除去する素子分離用マスク
を形成するマスク工程と、前記素子分離用マスクを用い
て素子分離領域から半導体層を除去する除去工程と、前
記絶縁基板に対して窒化酸化処理を行って、前記素子領
域の半導体層の側壁面及び前記絶縁基板上の半導体層と
接する部分に窒素原子を導入する窒素導入工程と、前記
素子領域の半導体層に不純物を導入し活性層領域を形成
する素子形成工程と、前記素子領域に酸化膜及び電極を
形成するゲート作成工程とから構成される。
区分された素子領域にＭＯＳトランジスタを形成する半
導体装置の製造方法を提供することができる。この半導
体装置の製造方法は、前記絶縁基板上の半導体層のうち
素子分離領域から半導体層を除去する素子分離用マスク
を形成するマスク工程と、前記素子分離用マスクを用い
て素子分離領域から半導体層を除去する除去工程と、前
記絶縁基板に対して窒化酸化処理を行って、前記素子領
域の半導体層の側壁面及び前記絶縁基板上の半導体層と
接する部分に窒素原子を導入する窒素導入工程と、前記
素子領域の半導体層に不純物を導入し活性層領域を形成
する素子形成工程と、前記素子領域に酸化膜及び電極を
形成するゲート作成工程とから構成される。
【００１２】この発明によれば、ＳＯＩ型半導体装置で
ＳＯＩ活性層の端部における絶縁基板に対する不純物拡
散を抑制できる。
ＳＯＩ活性層の端部における絶縁基板に対する不純物拡
散を抑制できる。
【００１３】
【発明の実施の形態】以下、この発明の実施形態につい
て、図面を参照して説明する。 （第一の実施形態）第一の実施形態では、ＳＴＩ法によ
って複数の素子領域が分離形成される。この素子分離工
程においては、まず窒化膜（Ｓｉ3Ｎ4）と酸化膜（Ｓｉ
Ｏ2）との積層膜を素子分離マスクとして、素子分離領
域から半導体層（ＳＯＩ層）をエッチングにより除去す
る。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉ
ＯＮ膜が形成される。その後、ＳＴＩ法で素子分離を行
って、最後に酸化膜及び電極を形成してＭＯＳＦＥＴが
完成する。
て、図面を参照して説明する。 （第一の実施形態）第一の実施形態では、ＳＴＩ法によ
って複数の素子領域が分離形成される。この素子分離工
程においては、まず窒化膜（Ｓｉ3Ｎ4）と酸化膜（Ｓｉ
Ｏ2）との積層膜を素子分離マスクとして、素子分離領
域から半導体層（ＳＯＩ層）をエッチングにより除去す
る。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉ
ＯＮ膜が形成される。その後、ＳＴＩ法で素子分離を行
って、最後に酸化膜及び電極を形成してＭＯＳＦＥＴが
完成する。
【００１４】図１乃至図３は、第一の実施形態を説明す
る工程図である。 （ａ）素子分離工程（図１） 最初に、シリコン基板１上に埋め込み酸化膜（Ｓｉ
Ｏ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例
えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層３の
表面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成
し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法に
よって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成
膜する。
る工程図である。 （ａ）素子分離工程（図１） 最初に、シリコン基板１上に埋め込み酸化膜（Ｓｉ
Ｏ2）２を絶縁基板とするＳＯＩ層３を所望の厚さ、例
えば１５０ｎｍまで薄膜化する。その後、ＳＯＩ層３の
表面に熱酸化膜（ＳｉＯ2）４を６ｎｍの厚さで形成
し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法に
よって、例えば１５０ｎｍの窒化膜（Ｓｉ3Ｎ4）５を成
膜する。
【００１５】ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件
は、以下の通りである。 ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２
００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：７６０°Ｃ つぎに、リソグラフィとドライエッチング工程によっ
て、素子分離領域６の窒化膜５と熱酸化膜４とをエッチ
ング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／Ｓ
ｉＯ2積層膜のエッチング条件は、以下の通りである。
は、以下の通りである。 ガス：ＳｉＨ2Ｃl2／ＮＨ3／Ｎ2（＝５０／２００／２
００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：７６０°Ｃ つぎに、リソグラフィとドライエッチング工程によっ
て、素子分離領域６の窒化膜５と熱酸化膜４とをエッチ
ング除去して、ＳＯＩ層３を露出させる。Ｓｉ3Ｎ4／Ｓ
ｉＯ2積層膜のエッチング条件は、以下の通りである。
【００１６】 ガス：ＣＦ4／Ａｒ（＝１００／９００ｓｃｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：６００Ｗ その後、フォトレジストは除去される。さらに、窒化膜
５をマスクとするエッチングにより素子分離領域６のＳ
ＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以
下の通りである。
５をマスクとするエッチングにより素子分離領域６のＳ
ＯＩ層３を除去する。ＳＯＩ層のエッチング条件は、以
下の通りである。
【００１７】ガス：Ｃ4Ｆ8／Ｏ2／Ａｒ（＝５／４／１
００ｓｃｃｍ） 圧力：５．３Ｐａ 基板温度：１０°Ｃ ＲＦパワー：４００Ｗ （ｂ）窒素導入工程（図２） 窒化酸化処理によりＳＯＩ層３の側壁面にＳｉＯＮ膜７
を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層３の周
辺部に接する埋め込み酸化膜（ＳｉＯ2）２中にも窒素
が導入される（図では×印で示す）。ここで、ＳｉＯＮ
膜７の成膜条件は、以下の通りである。
００ｓｃｃｍ） 圧力：５．３Ｐａ 基板温度：１０°Ｃ ＲＦパワー：４００Ｗ （ｂ）窒素導入工程（図２） 窒化酸化処理によりＳＯＩ層３の側壁面にＳｉＯＮ膜７
を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層３の周
辺部に接する埋め込み酸化膜（ＳｉＯ2）２中にも窒素
が導入される（図では×印で示す）。ここで、ＳｉＯＮ
膜７の成膜条件は、以下の通りである。
【００１８】第１ステップ（Ｐｙｒｏ Ｏｘ．） 温度：８００°Ｃ 第２ステップ（窒化） ガス：ＮＯ／Ｎ2（＝２００／３８００ｓｃｃｍ） 温度：９００°Ｃ （ｃ）絶縁層埋め込み工程（図３） 素子分離領域６を含めた全面にＬＰ−ＣＶＤ法による酸
化膜（ＳｉＯ2）を、例えば３００ｎｍ成膜してアニー
ルする。これにより、ＳＯＩ層３が除去された素子分離
領域がＳＴＩ絶縁層８で埋め込まれ、素子分離領域以外
のＣＶＤ酸化膜は、化学的機械研磨（ＣＭＰ）によって
除去される。つぎに、ＨＯＴリン酸によるウェットエッ
チング処理によって、素子領域のＬＰ−ＣＶＤによる窒
化膜５を除去する。ＬＰ−ＣＶＤによるＳｉＯ2成膜の
条件は、以下の通りである。
化膜（ＳｉＯ2）を、例えば３００ｎｍ成膜してアニー
ルする。これにより、ＳＯＩ層３が除去された素子分離
領域がＳＴＩ絶縁層８で埋め込まれ、素子分離領域以外
のＣＶＤ酸化膜は、化学的機械研磨（ＣＭＰ）によって
除去される。つぎに、ＨＯＴリン酸によるウェットエッ
チング処理によって、素子領域のＬＰ−ＣＶＤによる窒
化膜５を除去する。ＬＰ−ＣＶＤによるＳｉＯ2成膜の
条件は、以下の通りである。
【００１９】ガス：ＳｉＨ4／Ｏ2／Ｎ2（＝２５０／２
５０／１００ｓｃｃｍ） 圧力：１３．３Ｐａ 基板加熱温度：５２０°Ｃ また、ＳｉＯ2のアニール条件は、以下の通りである。
５０／１００ｓｃｃｍ） 圧力：１３．３Ｐａ 基板加熱温度：５２０°Ｃ また、ＳｉＯ2のアニール条件は、以下の通りである。
【００２０】アニール温度：１０００°Ｃ アニール時間：３０ｍｉｎ さらに、ＳｉＯ2のＣＭＰ条件は、以下の通りである。
【００２１】研磨圧力：３００ｇ／ｃｍ2 定盤回転数：３０ｒｐｍ 研磨ヘッド回転数：３０ｒｐｍ 研磨パッド：ＩＣ−１００（商品名） スラリー：ＮＨ4ＯＨベース（ヒュームドシリカ含有） 流量：１００ｃｃ／ｍｉｎ 温度：２５〜３０°Ｃ （ｄ）Ｖｔｈ調整工程（図３） 素子領域のＳＯＩ層３に各種の不純物を導入して、ＭＯ
ＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行わ
れる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に
残された熱酸化膜４を除去する。
ＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行わ
れる。その後に希弗酸処理を行い、ＳＯＩ活性層領域に
残された熱酸化膜４を除去する。
【００２２】（ｅ）ゲート作成工程（図３） 素子領域のＳＯＩ層３に、所定パターンでゲート酸化膜
９を形成した後、ポリシリコンを成膜し、さらにエッチ
ング加工によって所定形状のゲート電極１０を形成す
る。その後に必要な不純物を導入し、ソース、ドレイン
が形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシ
リコンの成膜条件は、以下の通りである。
９を形成した後、ポリシリコンを成膜し、さらにエッチ
ング加工によって所定形状のゲート電極１０を形成す
る。その後に必要な不純物を導入し、ソース、ドレイン
が形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリシ
リコンの成膜条件は、以下の通りである。
【００２３】ガス：ＳｉＨ4／Ｎ2／Ｈｅ（＝１００／２
００／４００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：６１０°Ｃ また、ポリシリコンのエッチング条件は、以下の通りで
ある。
００／４００ｓｃｃｍ） 圧力：７０Ｐａ 基板加熱温度：６１０°Ｃ また、ポリシリコンのエッチング条件は、以下の通りで
ある。
【００２４】 ガス：Ｃ2Ｃl3Ｆ3／ＳＦ6（＝６０／１０ｓｃｃｍ） 圧力：１．３Ｐａ 基板温度：２０°Ｃ ＲＦパワー：１５０Ｗ 以上のような工程（ａ）乃至（ｅ）からなる第一の実施
形態では、１５０ｎｍ程度の厚いＳＯＩ層３にＳＴＩ素
子分離技術を適用した場合に、ＳＯＩ層３の側壁面に接
する部分、及びＳＯＩ層３周辺に接する埋め込み酸化膜
２に窒素を導入してＳｉＯＮ膜７を形成したので、ゲー
ト電極１０がＳＯＩ活性層領域から素子分離領域にかか
る境界領域で、ＳＯＩ活性層端部における不純物が埋め
込み酸化膜２中に拡散することを回避できる。そのた
め、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳ
を抑制できる。
形態では、１５０ｎｍ程度の厚いＳＯＩ層３にＳＴＩ素
子分離技術を適用した場合に、ＳＯＩ層３の側壁面に接
する部分、及びＳＯＩ層３周辺に接する埋め込み酸化膜
２に窒素を導入してＳｉＯＮ膜７を形成したので、ゲー
ト電極１０がＳＯＩ活性層領域から素子分離領域にかか
る境界領域で、ＳＯＩ活性層端部における不純物が埋め
込み酸化膜２中に拡散することを回避できる。そのた
め、不純物濃度の低下による閾値電圧の低い寄生ＭＯＳ
を抑制できる。
【００２５】（第二の実施形態）第二の実施形態では、
Ｍｅｓａ型分離法で素子分離を行って、複数の素子領域
が分離形成される。この素子分離工程においては、窒化
膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子
分離マスクとして、素子分離領域から半導体層（ＳＯＩ
層）をエッチングにより除去して、Ｍｅｓａ型に分離す
る。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉ
ＯＮ膜が形成される。最後に酸化膜及び電極を形成して
ＭＯＳＦＥＴが完成する。
Ｍｅｓａ型分離法で素子分離を行って、複数の素子領域
が分離形成される。この素子分離工程においては、窒化
膜（Ｓｉ3Ｎ4）と酸化膜（ＳｉＯ2）との積層膜を素子
分離マスクとして、素子分離領域から半導体層（ＳＯＩ
層）をエッチングにより除去して、Ｍｅｓａ型に分離す
る。つぎに、窒化酸化処理によりＳＯＩ層側壁面にＳｉ
ＯＮ膜が形成される。最後に酸化膜及び電極を形成して
ＭＯＳＦＥＴが完成する。
【００２６】図４は、Ｍｅｓａ型分離されたＳＯＩ型半
導体装置の断面構造を示す図である。 （ａ）素子分離工程（図４） 最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ
2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、
例えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層１３
の表面に熱酸化膜（ＳｉＯ2）を６ｎｍの厚さで形成
し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法に
よって、例えば１００ｎｍの窒化膜（Ｓｉ 3Ｎ4）を成膜
する。ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、第
一の実施形態の場合と同じである。
導体装置の断面構造を示す図である。 （ａ）素子分離工程（図４） 最初に、シリコン基板１１上に埋め込み酸化膜（ＳｉＯ
2）１２を絶縁基板とするＳＯＩ層１３を所望の厚さ、
例えば３０ｎｍまで薄膜化する。その後、ＳＯＩ層１３
の表面に熱酸化膜（ＳｉＯ2）を６ｎｍの厚さで形成
し、その上に減圧化学的気相成長（ＬＰ−ＣＶＤ）法に
よって、例えば１００ｎｍの窒化膜（Ｓｉ 3Ｎ4）を成膜
する。ＬＰ−ＣＶＤ法によるＳｉ3Ｎ4成膜の条件は、第
一の実施形態の場合と同じである。
【００２７】さらに、ＳＴＩ法の場合と同様に、素子分
離領域６の窒化膜５と熱酸化膜４とをエッチング除去し
て、ＳＯＩ層３を露出させ、素子分離領域６のＳＯＩ層
３を除去する。
離領域６の窒化膜５と熱酸化膜４とをエッチング除去し
て、ＳＯＩ層３を露出させ、素子分離領域６のＳＯＩ層
３を除去する。
【００２８】（ｂ）窒素導入工程（図４） 窒化酸化処理によりＳＯＩ層１３の側壁面にＳｉＯＮ膜
１４を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層１
３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）１２中
にも窒素が導入される（図では×印で示す）。ここで、
ＳｉＯＮ膜１４の成膜条件は、第１ステップ、第２ステ
ップとも、第一の実施形態の場合と同じである。その
後、素子領域のＳｉＯＮ膜１４は、ＨＯＴリン酸による
ウェットエッチング処理によって除去される。
１４を４ｎｍの厚さに成膜する。このとき、ＳＯＩ層１
３の周辺部に接する埋め込み酸化膜（ＳｉＯ2）１２中
にも窒素が導入される（図では×印で示す）。ここで、
ＳｉＯＮ膜１４の成膜条件は、第１ステップ、第２ステ
ップとも、第一の実施形態の場合と同じである。その
後、素子領域のＳｉＯＮ膜１４は、ＨＯＴリン酸による
ウェットエッチング処理によって除去される。
【００２９】（ｃ）Ｖｔｈ調整工程（図４） 素子領域のＳＯＩ層１３に各種の不純物を導入して、Ｍ
ＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行
われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域
に残された熱酸化膜を除去する。
ＯＳＦＥＴボディ部でのしきい値電圧Ｖｔｈの調整が行
われる。その後に希弗酸処理を行い、ＳＯＩ活性層領域
に残された熱酸化膜を除去する。
【００３０】（ｄ）ゲート作成工程（図４） 素子領域のＳＯＩ層１３に、所定パターンでゲート酸化
膜１５を形成した後、ポリシリコンを成膜し、さらにエ
ッチング加工によって所定形状のゲート電極１６を形成
する。その後に必要な不純物を導入し、ソース、ドレイ
ンが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリ
シリコンの成膜条件、及びエッチング条件は、第一の実
施形態と同じである。
膜１５を形成した後、ポリシリコンを成膜し、さらにエ
ッチング加工によって所定形状のゲート電極１６を形成
する。その後に必要な不純物を導入し、ソース、ドレイ
ンが形成されてＳＯＩ型ＭＯＳＦＥＴが完成する。ポリ
シリコンの成膜条件、及びエッチング条件は、第一の実
施形態と同じである。
【００３１】図５は、素子分離マスクの除去前に、ＳＯ
Ｉ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成し
たものを示す。ここでは、上述した（ｂ）窒素導入工程
後において、ＬＰ−ＣＶＤ法によって５０ｎｍの窒化膜
（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を施す。こ
れにより、ＳＯＩ層１３の側壁面のＳｉＯＮ膜１４を覆
うようにＳｉ3Ｎ4サイドウォール１７が形成される。こ
こで、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りで
ある。
Ｉ層の側壁面にＳｉ3Ｎ4によるサイドウォールを形成し
たものを示す。ここでは、上述した（ｂ）窒素導入工程
後において、ＬＰ−ＣＶＤ法によって５０ｎｍの窒化膜
（Ｓｉ3Ｎ4）を成膜して、エッチバック処理を施す。こ
れにより、ＳＯＩ層１３の側壁面のＳｉＯＮ膜１４を覆
うようにＳｉ3Ｎ4サイドウォール１７が形成される。こ
こで、Ｓｉ3Ｎ4膜のエッチバック条件は、以下の通りで
ある。
【００３２】 ガス：ＣＦ4／Ａｒ（＝５０／９５０ｓｃｃｍ） 圧力：１０５Ｐａ 基板温度：１０°Ｃ ＲＦパワー：２００Ｗ 以上のような工程（ａ）乃至（ｄ）からなる第二の実施
形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適
用した場合でも、ＳＯＩ層１３の側壁面に接する部分、
及びＳＯＩ層周辺に接する埋め込み酸化膜１２に窒素を
導入してＳｉＯＮ膜１４を形成したので、ゲート電極１
６がＳＯＩ活性層領域から素子分離領域にかかる境界領
域で、ＳＯＩ活性層端部における不純物が埋め込み酸化
膜中に拡散することを回避できる。そのため、不純物濃
度の低下による閾値電圧の低い寄生ＭＯＳを抑制でき
る。
形態では、薄いＳＯＩ層にＭｅｓａ型素子分離技術を適
用した場合でも、ＳＯＩ層１３の側壁面に接する部分、
及びＳＯＩ層周辺に接する埋め込み酸化膜１２に窒素を
導入してＳｉＯＮ膜１４を形成したので、ゲート電極１
６がＳＯＩ活性層領域から素子分離領域にかかる境界領
域で、ＳＯＩ活性層端部における不純物が埋め込み酸化
膜中に拡散することを回避できる。そのため、不純物濃
度の低下による閾値電圧の低い寄生ＭＯＳを抑制でき
る。
【００３３】なお、ＳＯＩ型半導体装置の基板、素子分
離マスク、各種絶縁層等は、上述した実施形態で説明し
た材料に限定されない。例えば基板には、上述した実施
形態で用いたシリコン基板に限らず、各種の半導体基板
を用いることができる。また、ＳＯＩ構造の絶縁基板を
構成する絶縁層として、ここではＳｉＯ2による埋め込
み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこ
れらの積層膜、さらにはＳｉＯ2、ＳｉＯＮ、ＳｉＯＦ
等の化合物である絶縁材料を付加した積層膜を用いるこ
ともできる。
離マスク、各種絶縁層等は、上述した実施形態で説明し
た材料に限定されない。例えば基板には、上述した実施
形態で用いたシリコン基板に限らず、各種の半導体基板
を用いることができる。また、ＳＯＩ構造の絶縁基板を
構成する絶縁層として、ここではＳｉＯ2による埋め込
み酸化膜を用いているが、Ｓｉ3Ｎ4、ＳIＮ、或いはこ
れらの積層膜、さらにはＳｉＯ2、ＳｉＯＮ、ＳｉＯＦ
等の化合物である絶縁材料を付加した積層膜を用いるこ
ともできる。
【００３４】
【発明の効果】以上に説明したように、この発明の半導
体装置の製造方法によれば、ＳＯＩ型半導体装置でＳＯ
Ｉ活性層の端部における絶縁基板に対する不純物拡散を
抑制できるので、トランジスタエッジ部での不純物濃度
の低下による閾値電圧の低い寄生ＭＯＳの発生を抑制す
ることにより、トランジスタ全体のサブスレッシュホー
ルド特性が改善され、ターンオフ特性の優れた半導体装
置を提供できる。
体装置の製造方法によれば、ＳＯＩ型半導体装置でＳＯ
Ｉ活性層の端部における絶縁基板に対する不純物拡散を
抑制できるので、トランジスタエッジ部での不純物濃度
の低下による閾値電圧の低い寄生ＭＯＳの発生を抑制す
ることにより、トランジスタ全体のサブスレッシュホー
ルド特性が改善され、ターンオフ特性の優れた半導体装
置を提供できる。
【図１】第一の実施形態における素子分離工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図２】第一の実施形態における窒素導入工程を説明す
る半導体装置の断面図である。
る半導体装置の断面図である。
【図３】第一の実施形態における絶縁層埋め込み工程、
素子形成工程、及びゲート作成工程を説明する半導体装
置の断面図である。
素子形成工程、及びゲート作成工程を説明する半導体装
置の断面図である。
【図４】Ｍｅｓａ型分離されたＳＯＩ型半導体装置の断
面構造を示す図である。
面構造を示す図である。
【図５】ＳＯＩ層の側壁面にＳｉ3Ｎ4によるサイドウォ
ールが形成されたＳＯＩ型半導体装置の断面構造を示す
図である。
ールが形成されたＳＯＩ型半導体装置の断面構造を示す
図である。
【図６】ＬＯＣＯＳ法による従来のＳＯＩ型半導体装置
の素子間分離を説明する半導体装置の断面図である。
の素子間分離を説明する半導体装置の断面図である。
【図７】従来のＳＴＩ型分離法によるＳＯＩ型半導体装
置の素子間分離を説明する半導体装置の断面図である。
置の素子間分離を説明する半導体装置の断面図である。
【図８】従来のＭｅｓａ型分離法によるＳＯＩ型半導体
装置の素子間分離を説明する半導体装置の断面図であ
る。
装置の素子間分離を説明する半導体装置の断面図であ
る。
１，１１…シリコン基板、２，１２…埋め込み酸化膜、
３，１３…ＳＯＩ層、４…熱酸化膜（ＳｉＯ2）、５…
窒化膜（Ｓｉ3Ｎ4）、６…素子分離領域、７…ＳｉＯＮ
膜、８…ＳＴＩ絶縁層、９，１５…ゲート酸化膜、１
０，１６…ゲート電極
３，１３…ＳＯＩ層、４…熱酸化膜（ＳｉＯ2）、５…
窒化膜（Ｓｉ3Ｎ4）、６…素子分離領域、７…ＳｉＯＮ
膜、８…ＳＴＩ絶縁層、９，１５…ゲート酸化膜、１
０，１６…ゲート電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA03 AA09 AA35 AA43 AA44 AA46 AA77 AA84 BA01 BB06 CA17 DA03 DA22 DA30 DA33 DA57 DA78 5F110 AA06 AA08 AA15 AA30 CC02 DD05 DD13 EE09 EE22 FF02 GG02 GG12 GG24 GG25 GG39 NN62 NN65 QQ19
Claims (9)
- 【請求項１】 素子分離領域によって区分された素子領
域にＭＯＳトランジスタを形成する半導体装置におい
て、 絶縁基板と、 前記絶縁基板上の素子領域に形成された半導体層と、 前記半導体層の側壁面を覆うように形成された絶縁層と
を備え、 前記絶縁基板の表面の一部、及び前記絶縁層に窒素原子
が導入されていることを特徴とする半導体装置。 - 【請求項２】 前記半導体層がシリコンであることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記絶縁層にはＳｉＯＮ膜が形成されて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記絶縁基板は、シリコン基板上に形成
されたシリコン酸化膜であることを特徴とする請求項１
に記載の半導体装置。 - 【請求項５】 前記絶縁層にはシリコン酸化膜が含まれ
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記絶縁基板上の素子分離領域によって
区分された素子領域にＭＯＳトランジスタを形成する半
導体装置の製造方法において、 前記絶縁基板上の半導体層のうち素子分離領域から半導
体層を除去する素子分離用マスクを形成するマスク工程
と、 前記素子分離用マスクを用いて素子分離領域から半導体
層を除去する除去工程と、 前記絶縁基板に対して窒化酸化処理を行って、前記素子
領域の半導体層の側壁面及び前記絶縁基板上の半導体層
と接する部分に窒素原子を導入する窒素導入工程と、 前記素子領域の半導体層に不純物を導入し活性層領域を
形成する素子形成工程と、 前記素子領域に酸化膜及び電極を形成するゲート作成工
程とを備えることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記絶縁基板上の半導体層がシリコンで
あって、前記素子領域の半導体層の側壁面にＳｉＯＮ膜
を形成する工程を含んでいることを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項８】 前記窒素導入工程の後に、前記半導体層
が除去された素子分離領域を絶縁層で埋め込んで平坦化
処理を施すことを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項９】 前記窒素導入工程の後に、前記素子分離
用マスクを除去してＭｅｓａ型素子分離を行うことを特
徴とする請求項６に記載の半導体装置の製造方法。
Priority Applications (5)
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