JPH11168218A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH11168218A JPH11168218A JP9335405A JP33540597A JPH11168218A JP H11168218 A JPH11168218 A JP H11168218A JP 9335405 A JP9335405 A JP 9335405A JP 33540597 A JP33540597 A JP 33540597A JP H11168218 A JPH11168218 A JP H11168218A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成されるＭＩＳＦＥＴを有す
る半導体集積回路装置の高速化を図り、同時に信頼度を
向上させることのできる技術を提供する。 【解決手段】 ＭＩＳＦＥＴの半導体領域９の上方の酸
化シリコン膜１１を異方性エッチングにより除去した
後、半導体領域９上に位置する窒化シリコン膜１０およ
びゲート絶縁膜５と同一層の絶縁膜を順次除去する。次
に、ＳＯＩ基板上にタングステン膜１４を堆積した後、
ＣＭＰ法によって上記タングステン膜１４の表面を平坦
化し、半導体領域９の表面のみに上記タングステン膜１
４を残す。
る半導体集積回路装置の高速化を図り、同時に信頼度を
向上させることのできる技術を提供する。 【解決手段】 ＭＩＳＦＥＴの半導体領域９の上方の酸
化シリコン膜１１を異方性エッチングにより除去した
後、半導体領域９上に位置する窒化シリコン膜１０およ
びゲート絶縁膜５と同一層の絶縁膜を順次除去する。次
に、ＳＯＩ基板上にタングステン膜１４を堆積した後、
ＣＭＰ法によって上記タングステン膜１４の表面を平坦
化し、半導体領域９の表面のみに上記タングステン膜１
４を残す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、極薄膜シリコン層で構成さ
れたＳＯＩ（Silicon On Insulator）基板上に形成され
る完全空乏型ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）を有する半導体集積
回路装置に適用して有効な技術に関するものである。
置の製造技術に関し、特に、極薄膜シリコン層で構成さ
れたＳＯＩ（Silicon On Insulator）基板上に形成され
る完全空乏型ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）を有する半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板の薄膜シリコン層に形成され
るＭＩＳＦＥＴは、その半導体領域（ソース領域、ドレ
イン領域）の底面が埋め込み酸化膜で絶縁されているこ
とから、バルク基板に形成されるＭＩＳＦＥＴが有する
寄生容量よりも小さい寄生容量を有している。
るＭＩＳＦＥＴは、その半導体領域（ソース領域、ドレ
イン領域）の底面が埋め込み酸化膜で絶縁されているこ
とから、バルク基板に形成されるＭＩＳＦＥＴが有する
寄生容量よりも小さい寄生容量を有している。
【０００３】さらに、隣接するＭＩＳＦＥＴを電気的に
分離するフィールド絶縁膜を薄膜シリコン層の表面に厚
く形成し、ＭＩＳＦＥＴを完全に絶縁膜で囲むことによ
って、ラッチアップ現象または隣接するＭＩＳＦＥＴ間
のリーク現象などを抑制できることから、ＳＯＩ基板は
高速化、低消費電力化および高信頼度が要求される半導
体集積回路装置には必須の技術となっている。
分離するフィールド絶縁膜を薄膜シリコン層の表面に厚
く形成し、ＭＩＳＦＥＴを完全に絶縁膜で囲むことによ
って、ラッチアップ現象または隣接するＭＩＳＦＥＴ間
のリーク現象などを抑制できることから、ＳＯＩ基板は
高速化、低消費電力化および高信頼度が要求される半導
体集積回路装置には必須の技術となっている。
【０００４】なお。ＳＯＩ基板については、特公昭５０
−１３１５５号公報などに記載がある。
−１３１５５号公報などに記載がある。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者は、ＳＯＩ基板の薄膜シリコン層に形成されるＭＩＳ
ＦＥＴを開発するにあたり、以下の問題点を見いだし
た。
者は、ＳＯＩ基板の薄膜シリコン層に形成されるＭＩＳ
ＦＥＴを開発するにあたり、以下の問題点を見いだし
た。
【０００６】すなわち、薄膜シリコン層が薄くなるに従
って、ＭＩＳＦＥＴの半導体領域は浅く形成される。こ
のため、上記半導体領域の不純物濃度を低く抑えて不純
物の拡散を抑制する必要が生じるが、これと同時にＭＩ
ＳＦＥＴの半導体領域の抵抗が高くなり、ＭＩＳＦＥＴ
の動作速度の低下を引き起こす。
って、ＭＩＳＦＥＴの半導体領域は浅く形成される。こ
のため、上記半導体領域の不純物濃度を低く抑えて不純
物の拡散を抑制する必要が生じるが、これと同時にＭＩ
ＳＦＥＴの半導体領域の抵抗が高くなり、ＭＩＳＦＥＴ
の動作速度の低下を引き起こす。
【０００７】そこで、薄膜シリコン層に形成されるＭＩ
ＳＦＥＴの半導体領域の抵抗を低くするために、半導体
領域の表面に自己整合でシリサイド層を形成する方法が
検討された。ところが、薄膜シリコン層が薄いため、形
成されたシリサイド層がＳＯＩ基板を構成する埋め込み
酸化膜と接触し、シリサイド層と半導体領域との接触抵
抗が抵抗の高いシリサイド層の端部で決まってしまう。
このため、半導体領域の表面にシリサイド層を設けても
直列抵抗は高くなり、ＭＩＳＦＥＴの駆動能力は低下す
る。
ＳＦＥＴの半導体領域の抵抗を低くするために、半導体
領域の表面に自己整合でシリサイド層を形成する方法が
検討された。ところが、薄膜シリコン層が薄いため、形
成されたシリサイド層がＳＯＩ基板を構成する埋め込み
酸化膜と接触し、シリサイド層と半導体領域との接触抵
抗が抵抗の高いシリサイド層の端部で決まってしまう。
このため、半導体領域の表面にシリサイド層を設けても
直列抵抗は高くなり、ＭＩＳＦＥＴの駆動能力は低下す
る。
【０００８】また、薄膜シリコン層を構成するシリコン
を侵食する自己整合法で形成され、さらに、ＳＯＩ基板
を構成する埋め込み酸化膜と接触するシリサイド層は剥
がれやすく、ＳＯＩ基板上に形成されるＭＩＳＦＥＴの
信頼度の低下を生じる。
を侵食する自己整合法で形成され、さらに、ＳＯＩ基板
を構成する埋め込み酸化膜と接触するシリサイド層は剥
がれやすく、ＳＯＩ基板上に形成されるＭＩＳＦＥＴの
信頼度の低下を生じる。
【０００９】本発明の目的は、ＳＯＩ基板に形成される
ＭＩＳＦＥＴを有する半導体集積回路装置の高速化を図
り、同時に信頼度を向上させることができる技術を提供
することにある。
ＭＩＳＦＥＴを有する半導体集積回路装置の高速化を図
り、同時に信頼度を向上させることができる技術を提供
することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置の
製造方法は、支持基板上に埋め込み酸化膜を介して薄膜
シリコン層が設けられたＳＯＩ基板上に、ソース領域、
ドレイン領域を構成する半導体領域の表面に金属膜が貼
り付けられたＭＩＳＦＥＴを形成する際、薄膜シリコン
層の主面上にフィールド絶縁膜を形成した後、ゲート電
極、ゲート絶縁膜および半導体領域からなるＭＩＳＦＥ
Ｔをアクティブ領域に形成する工程と、ＳＯＩ基板上に
約３０ｎｍの厚さの窒化シリコン膜および約４００ｎｍ
の厚さの酸化シリコン膜を順次堆積する工程と、ＭＩＳ
ＦＥＴが形成された上記アクティブ領域の上方の酸化シ
リコン膜を異方性エッチングにより除去し、ＭＩＳＦＥ
Ｔのゲート電極の側壁に上記酸化シリコン膜からなるサ
イドウォールスペーサを形成する工程と、ＭＩＳＦＥＴ
の半導体領域の上に位置する窒化シリコン膜およびＭＩ
ＳＦＥＴのゲート絶縁膜と同一層の絶縁膜を順次除去す
る工程と、ＳＯＩ基板上に金属膜を堆積する工程と、金
属膜の表面をＣＭＰ（Chemical Mechanical Polishing
；化学的機械研磨）法によって平坦化し、ＭＩＳＦＥ
Ｔの半導体領域の表面に上記金属膜を残す工程とを有す
るものである。
製造方法は、支持基板上に埋め込み酸化膜を介して薄膜
シリコン層が設けられたＳＯＩ基板上に、ソース領域、
ドレイン領域を構成する半導体領域の表面に金属膜が貼
り付けられたＭＩＳＦＥＴを形成する際、薄膜シリコン
層の主面上にフィールド絶縁膜を形成した後、ゲート電
極、ゲート絶縁膜および半導体領域からなるＭＩＳＦＥ
Ｔをアクティブ領域に形成する工程と、ＳＯＩ基板上に
約３０ｎｍの厚さの窒化シリコン膜および約４００ｎｍ
の厚さの酸化シリコン膜を順次堆積する工程と、ＭＩＳ
ＦＥＴが形成された上記アクティブ領域の上方の酸化シ
リコン膜を異方性エッチングにより除去し、ＭＩＳＦＥ
Ｔのゲート電極の側壁に上記酸化シリコン膜からなるサ
イドウォールスペーサを形成する工程と、ＭＩＳＦＥＴ
の半導体領域の上に位置する窒化シリコン膜およびＭＩ
ＳＦＥＴのゲート絶縁膜と同一層の絶縁膜を順次除去す
る工程と、ＳＯＩ基板上に金属膜を堆積する工程と、金
属膜の表面をＣＭＰ（Chemical Mechanical Polishing
；化学的機械研磨）法によって平坦化し、ＭＩＳＦＥ
Ｔの半導体領域の表面に上記金属膜を残す工程とを有す
るものである。
【００１３】上記した手段によれば、ＭＩＳＦＥＴの半
導体領域の上方の酸化シリコン膜をＭＩＳＦＥＴのゲー
ト電極に対して自己整合で除去した後、薄膜シリコン層
を構成するシリコンを侵食せずにＭＩＳＦＥＴの半導体
領域の表面に自己整合で金属膜を貼り付けることができ
るので、金属膜と半導体領域との接触抵抗が低減でき、
直列抵抗の低いＭＩＳＦＥＴの半導体領域を得ることが
できる。また、金属膜は薄膜シリコン層を構成するシリ
コンを侵食することなく形成され、ＳＯＩ基板を構成す
る埋め込み酸化膜とは接触しないので、上記金属膜は剥
がれにくい。
導体領域の上方の酸化シリコン膜をＭＩＳＦＥＴのゲー
ト電極に対して自己整合で除去した後、薄膜シリコン層
を構成するシリコンを侵食せずにＭＩＳＦＥＴの半導体
領域の表面に自己整合で金属膜を貼り付けることができ
るので、金属膜と半導体領域との接触抵抗が低減でき、
直列抵抗の低いＭＩＳＦＥＴの半導体領域を得ることが
できる。また、金属膜は薄膜シリコン層を構成するシリ
コンを侵食することなく形成され、ＳＯＩ基板を構成す
る埋め込み酸化膜とは接触しないので、上記金属膜は剥
がれにくい。
【００１４】さらに、上記した手段によれば、ＭＩＳＦ
ＥＴの半導体領域の上方の酸化シリコン膜を異方性エッ
チングにより除去しているので、ＭＩＳＦＥＴのゲート
電極の側壁に上記酸化シリコン膜からなるサイドウォー
ルスペーサが形成されて、ゲート電極と半導体領域とを
自己整合によって確実に分離することができる。
ＥＴの半導体領域の上方の酸化シリコン膜を異方性エッ
チングにより除去しているので、ＭＩＳＦＥＴのゲート
電極の側壁に上記酸化シリコン膜からなるサイドウォー
ルスペーサが形成されて、ゲート電極と半導体領域とを
自己整合によって確実に分離することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】本発明の一実施の形態であるＳＯＩ基板上
のＭＩＳＦＥＴの製造方法を図１〜図９を用いて説明す
る。なお、実施の形態を説明するための全図において同
一機能を有するものは同一の符号を付し、その繰り返し
の説明は省略する。
のＭＩＳＦＥＴの製造方法を図１〜図９を用いて説明す
る。なお、実施の形態を説明するための全図において同
一機能を有するものは同一の符号を付し、その繰り返し
の説明は省略する。
【００１７】まず、図１および図２に示すように、支持
基板１、埋め込み酸化膜２および薄膜シリコン層３によ
って構成されたＳＯＩ基板の表面に周知の方法で素子分
離用のＬＯＣＯＳ（Local Oxidation of Silicon）酸化
膜４を形成する。なお、埋め込み酸化膜２の厚さは、例
えば８０ｎｍ、薄膜シリコン層３の厚さは、例えば４０
ｎｍである。
基板１、埋め込み酸化膜２および薄膜シリコン層３によ
って構成されたＳＯＩ基板の表面に周知の方法で素子分
離用のＬＯＣＯＳ（Local Oxidation of Silicon）酸化
膜４を形成する。なお、埋め込み酸化膜２の厚さは、例
えば８０ｎｍ、薄膜シリコン層３の厚さは、例えば４０
ｎｍである。
【００１８】次に、図３に示すように、薄膜シリコン層
３の表面に酸化シリコン膜によって構成されるゲート絶
縁膜５を約５ｎｍの厚さで形成した後、ＳＯＩ基板上に
リン（Ｐ）を添加した多結晶シリコン膜６、タングステ
ン膜７および酸化シリコン膜８を順次堆積する。次い
で、フォトレジストパターンをマスクにして酸化シリコ
ン膜８、タングステン膜７および多結晶シリコン膜６を
順次エッチングして、タングステン膜７および多結晶シ
リコン膜６によって構成されるゲート電極を形成する。
３の表面に酸化シリコン膜によって構成されるゲート絶
縁膜５を約５ｎｍの厚さで形成した後、ＳＯＩ基板上に
リン（Ｐ）を添加した多結晶シリコン膜６、タングステ
ン膜７および酸化シリコン膜８を順次堆積する。次い
で、フォトレジストパターンをマスクにして酸化シリコ
ン膜８、タングステン膜７および多結晶シリコン膜６を
順次エッチングして、タングステン膜７および多結晶シ
リコン膜６によって構成されるゲート電極を形成する。
【００１９】次に、薄膜シリコン層３がｐ型であれば、
上記ゲート電極をマスクにして薄膜シリコン層３にｎ型
不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル
型ＭＩＳＦＥＴのｎ型の半導体領域（ソース領域、ドレ
イン領域）９を形成する。同様に、薄膜シリコン層３が
ｎ型であれば、上記ゲート電極をマスクにして薄膜シリ
コン層３にｐ型不純物（例えば、フッ化ボロン（Ｂ
Ｆ2 ））を導入し、ｐチャネル型ＭＩＳＦＥＴのｐ型の
半導体領域（ソース領域、ドレイン領域）９を形成す
る。
上記ゲート電極をマスクにして薄膜シリコン層３にｎ型
不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル
型ＭＩＳＦＥＴのｎ型の半導体領域（ソース領域、ドレ
イン領域）９を形成する。同様に、薄膜シリコン層３が
ｎ型であれば、上記ゲート電極をマスクにして薄膜シリ
コン層３にｐ型不純物（例えば、フッ化ボロン（Ｂ
Ｆ2 ））を導入し、ｐチャネル型ＭＩＳＦＥＴのｐ型の
半導体領域（ソース領域、ドレイン領域）９を形成す
る。
【００２０】次に、図４に示すように、ＳＯＩ基板上に
ＣＶＤ（Chemical Vapor Deposition ）法で窒化シリコ
ン膜１０および酸化シリコン膜１１を順次堆積する。窒
化シリコン膜１０の厚さは、例えば３０ｎｍであり、酸
化シリコン膜１１の厚さは、窒化シリコン膜１０よりも
厚く、例えば４００ｎｍである。なお、上記酸化シリコ
ン膜１１はゲート電極の側壁に対して被覆性が悪い条件
で形成される。
ＣＶＤ（Chemical Vapor Deposition ）法で窒化シリコ
ン膜１０および酸化シリコン膜１１を順次堆積する。窒
化シリコン膜１０の厚さは、例えば３０ｎｍであり、酸
化シリコン膜１１の厚さは、窒化シリコン膜１０よりも
厚く、例えば４００ｎｍである。なお、上記酸化シリコ
ン膜１１はゲート電極の側壁に対して被覆性が悪い条件
で形成される。
【００２１】次に、図５に示すように、ＳＯＩ基板上に
フォトレジストパターン１２を形成し、続いて、図６に
示すように、このフォトレジストパターン１２をマスク
にして薄膜シリコン層３の上方に形成された酸化シリコ
ン膜１１をＲＩＥ（ReactiveIon Etching）法でエッチ
ングして、ゲート電極の側壁に酸化シリコン膜１１から
なるサイドウォールスペーサ１３を形成する。この後、
図７に示すように、例えばＣＭＰ法によって酸化シリコ
ン膜１１の表面を平坦化した後、半導体領域９上におい
て露出している窒化シリコン膜１０およびＭＩＳＦＥＴ
のゲート絶縁膜５と同一層の絶縁膜を順次除去する。
フォトレジストパターン１２を形成し、続いて、図６に
示すように、このフォトレジストパターン１２をマスク
にして薄膜シリコン層３の上方に形成された酸化シリコ
ン膜１１をＲＩＥ（ReactiveIon Etching）法でエッチ
ングして、ゲート電極の側壁に酸化シリコン膜１１から
なるサイドウォールスペーサ１３を形成する。この後、
図７に示すように、例えばＣＭＰ法によって酸化シリコ
ン膜１１の表面を平坦化した後、半導体領域９上におい
て露出している窒化シリコン膜１０およびＭＩＳＦＥＴ
のゲート絶縁膜５と同一層の絶縁膜を順次除去する。
【００２２】次に、図８に示すように、例えば４００ｎ
ｍの厚さのタングステン膜１４をスパッタリング法また
はＣＶＤ法によってＳＯＩ基板上に堆積する。
ｍの厚さのタングステン膜１４をスパッタリング法また
はＣＶＤ法によってＳＯＩ基板上に堆積する。
【００２３】次いで、図９に示すように、例えばＣＭＰ
法によって上記タングステン膜１４の表面を平坦化する
ことにより、ゲート電極およびＬＯＣＯＳ酸化膜４の上
方に堆積されていたタングステン膜１４を除去し、ｎチ
ャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴ
の半導体領域９上のみにタングステン膜１４を残す。
法によって上記タングステン膜１４の表面を平坦化する
ことにより、ゲート電極およびＬＯＣＯＳ酸化膜４の上
方に堆積されていたタングステン膜１４を除去し、ｎチ
ャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴ
の半導体領域９上のみにタングステン膜１４を残す。
【００２４】その後、図示はしないが、ＳＯＩ基板上に
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
コンタクトホールを開孔した後、層間絶縁膜上に堆積し
た金属膜をエッチングして配線層を形成することによ
り、本実施の形態のＭＩＳＦＥＴが完成する。
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
コンタクトホールを開孔した後、層間絶縁膜上に堆積し
た金属膜をエッチングして配線層を形成することによ
り、本実施の形態のＭＩＳＦＥＴが完成する。
【００２５】このように、本実施の形態によれば、ＭＩ
ＳＦＥＴの半導体領域９の上方の酸化シリコン膜１１
を、ＭＩＳＦＥＴのタングステン膜７および多結晶シリ
コン膜６からなるゲート電極に対して自己整合で除去し
た後、薄膜シリコン層３を構成するシリコンを侵食せず
にＭＩＳＦＥＴの半導体領域９の表面に自己整合でタン
グステン膜１４を貼り付けることができる。従って、タ
ングステン膜１４と半導体領域９との接触抵抗が低減で
き、直列抵抗の低いＭＩＳＦＥＴの半導体領域９を得る
ことができる。
ＳＦＥＴの半導体領域９の上方の酸化シリコン膜１１
を、ＭＩＳＦＥＴのタングステン膜７および多結晶シリ
コン膜６からなるゲート電極に対して自己整合で除去し
た後、薄膜シリコン層３を構成するシリコンを侵食せず
にＭＩＳＦＥＴの半導体領域９の表面に自己整合でタン
グステン膜１４を貼り付けることができる。従って、タ
ングステン膜１４と半導体領域９との接触抵抗が低減で
き、直列抵抗の低いＭＩＳＦＥＴの半導体領域９を得る
ことができる。
【００２６】また、タングステン膜１４は薄膜シリコン
層３を構成するシリコンを侵食することなく形成され
て、ＳＯＩ基板を構成する埋め込み酸化膜２とは接触し
ないので、上記タングステン膜１４は剥がれにくい。
層３を構成するシリコンを侵食することなく形成され
て、ＳＯＩ基板を構成する埋め込み酸化膜２とは接触し
ないので、上記タングステン膜１４は剥がれにくい。
【００２７】また、ＭＩＳＦＥＴの半導体領域９の上方
の酸化シリコン膜１１を異方性エッチングにより除去し
ているので、ＭＩＳＦＥＴのゲート電極の側壁に上記酸
化シリコン膜１１からなるサイドウォールスペーサ１３
が形成されて、ゲート電極と半導体領域９とを自己整合
によって確実に分離することができる。
の酸化シリコン膜１１を異方性エッチングにより除去し
ているので、ＭＩＳＦＥＴのゲート電極の側壁に上記酸
化シリコン膜１１からなるサイドウォールスペーサ１３
が形成されて、ゲート電極と半導体領域９とを自己整合
によって確実に分離することができる。
【００２８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００２９】たとえば、前記実施の形態では、ＳＯＩ基
板に形成されるＭＩＳＦＥＴの製造方法に適用した場合
について説明したが、バルク基板に形成されるＭＩＳＦ
ＥＴの製造方法に適用可能である。
板に形成されるＭＩＳＦＥＴの製造方法に適用した場合
について説明したが、バルク基板に形成されるＭＩＳＦ
ＥＴの製造方法に適用可能である。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３１】本発明によれば、半導体領域の抵抗が低減
されることによって高い駆動能力を有し、さらに、半導
体領域の低抵抗化のために半導体領域上に設けられた金
属膜の剥がれがなく、ゲート電極と半導体領域とが確実
に分離されたＭＩＳＦＥＴをＳＯＩ基板上に形成するこ
とができるので、上記ＭＩＳＦＥＴを有する半導体集積
回路装置の高速化を図り、同時に信頼度を向上させるこ
とができる。
されることによって高い駆動能力を有し、さらに、半導
体領域の低抵抗化のために半導体領域上に設けられた金
属膜の剥がれがなく、ゲート電極と半導体領域とが確実
に分離されたＭＩＳＦＥＴをＳＯＩ基板上に形成するこ
とができるので、上記ＭＩＳＦＥＴを有する半導体集積
回路装置の高速化を図り、同時に信頼度を向上させるこ
とができる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 支持基板 ２ 埋め込み酸化膜 ３ 薄膜シリコン層 ４ ＬＯＣＯＳ酸化膜 ５ ゲート絶縁膜 ６ 多結晶シリコン膜 ７ タングステン膜 ８ 酸化シリコン膜 ９ 半導体領域（ソース領域、ドレイン領域） １０ 窒化シリコン膜 １１ 酸化シリコン膜 １２ フォトレジストパターン １３ サイドウォールスペーサ １４ タングステン膜
Claims (7)
- 【請求項１】 支持基板上に埋め込み酸化膜を介して薄
膜シリコン層が設けられたＳＯＩ基板上に、ソース領
域、ドレイン領域を構成する半導体領域の表面に金属膜
が貼り付けられたＭＩＳＦＥＴを形成する半導体集積回
路装置の製造方法であって、(a).前記薄膜シリコン層の
主面上にフィールド絶縁膜を形成した後、ゲート電極、
ゲート絶縁膜および半導体領域からなるＭＩＳＦＥＴを
アクティブ領域に形成する工程と、(b).前記ＳＯＩ基板
上に絶縁膜を堆積する工程と、(c).前記ＭＩＳＦＥＴが
形成された前記アクティブ領域の上方の前記絶縁膜を異
方性エッチングにより除去し、前記ＭＩＳＦＥＴのゲー
ト電極の側壁に前記絶縁膜からなるサイドウォールスペ
ーサを形成する工程と、(d).前記ＭＩＳＦＥＴの半導体
領域の上に位置する前記ＭＩＳＦＥＴのゲート絶縁膜と
同一層の絶縁膜を除去する工程と、(e).前記ＳＯＩ基板
上に金属膜を堆積する工程と、(f).前記金属膜の表面を
平坦化し、前記ＭＩＳＦＥＴの半導体領域の表面のみに
前記金属膜を残す工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 半導体基板上に、ソース領域、ドレイン
領域を構成する半導体領域の表面に金属膜が貼り付けら
れたＭＩＳＦＥＴを形成する半導体集積回路装置の製造
方法であって、(a).前記半導体基板の主面上にフィール
ド絶縁膜を形成した後、ゲート電極、ゲート絶縁膜およ
び半導体領域からなるＭＩＳＦＥＴをアクティブ領域に
形成する工程と、(b).前記半導体基板上に絶縁膜を堆積
する工程と、(c).前記ＭＩＳＦＥＴが形成された前記ア
クティブ領域の上方の前記絶縁膜を異方性エッチングに
より除去し、前記ＭＩＳＦＥＴのゲート電極の側壁に前
記絶縁膜からなるサイドウォールスペーサを形成する工
程と、(d).前記ＭＩＳＦＥＴの半導体領域の上に位置す
る前記ＭＩＳＦＥＴのゲート絶縁膜と同一層の絶縁膜を
除去する工程と、(e).前記半導体基板上に金属膜を堆積
する工程と、(f).前記金属膜の表面を平坦化し、前記Ｍ
ＩＳＦＥＴの半導体領域の表面のみに前記金属膜を残す
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項３】 支持基板上に埋め込み酸化膜を介して薄
膜シリコン層が設けられたＳＯＩ基板上に、ソース領
域、ドレイン領域を構成する半導体領域の表面に金属膜
が貼り付けられたＭＩＳＦＥＴを形成する半導体集積回
路装置の製造方法であって、(a).前記薄膜シリコン層の
主面上にフィールド絶縁膜を形成した後、ゲート電極、
ゲート絶縁膜および半導体領域からなるＭＩＳＦＥＴを
アクティブ領域に形成する工程と、(b).前記ＳＯＩ基板
上に第１の絶縁膜および第２の絶縁膜を順次堆積する工
程と、(c).前記ＭＩＳＦＥＴが形成された前記アクティ
ブ領域の上方の前記第２の絶縁膜を異方性エッチングに
より除去し、前記ＭＩＳＦＥＴのゲート電極の側壁に前
記第２の絶縁膜からなるサイドウォールスペーサを形成
する工程と、(d).前記ＭＩＳＦＥＴの半導体領域の上に
位置する前記第１の絶縁膜および前記ＭＩＳＦＥＴのゲ
ート絶縁膜と同一層の絶縁膜を順次除去する工程と、
(e).前記ＳＯＩ基板上に金属膜を堆積する工程と、(f).
前記金属膜の表面を平坦化し、前記ＭＩＳＦＥＴの半導
体領域の表面のみに前記金属膜を残す工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜は窒化シリコン膜で
あり、前記第２の絶縁膜は酸化シリコン膜であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記金属膜はタ
ングステン膜であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項６】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記金属膜の表
面の平坦化は化学的機械研磨法によって施されることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項４記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜を構成する窒化シリ
コン膜の厚さは約３０ｎｍであり、前記第２の絶縁膜を
構成する酸化シリコン膜の厚さは約４００ｎｍであるこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335405A JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9335405A JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168218A true JPH11168218A (ja) | 1999-06-22 |
Family
ID=18288184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9335405A Pending JPH11168218A (ja) | 1997-12-05 | 1997-12-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168218A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013138187A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2013211538A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2013211536A (ja) * | 2012-03-01 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
-
1997
- 1997-12-05 JP JP9335405A patent/JPH11168218A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013138187A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2013211538A (ja) * | 2012-02-29 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US9553200B2 (en) | 2012-02-29 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2013211536A (ja) * | 2012-03-01 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
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