JP4397248B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は、半導体装置の製造工程において位置合わせ用の基準位置として用いられるマークを具えた半導体装置及びその製造方法に関する。

通常、半導体集積回路装置の製造プロセスでは、ウェハ上の所定の膜を集積回路の形状にパターニングするフォトリソグラフィ工程を行っている。

フォトリソグラフィ工程では、被エッチング膜上のフォトレジストにフォトマスクを通して回路パターンの露光及び現像を行い、所定の回路パターンを転写する。その後、このフォトレジストをマスクとして被エッチング膜をエッチングすることにより、所定の回路形状をパターニング形成する。

フォトマスクとして、例えば、ガラス基板上に、露光光線に対して遮光性を有するクロム等によって所定の回路パターンが形成されたものがある。工業的には、このフォトマスクパターンを等倍あるいは縮小させた像を反射型や投影型方式等によってフォトレジストに結像させて露光・感光を行う、転写法が利用されている。

露光を行うに当たり、フォトマスクとパターンが転写されるウェハとを設計値通りの位置に重ね合わせることが必要不可欠である。そのため、露光時における位置合わせを、例えば、フォトマスク及びウェハの双方に形成された位置合わせ用マークを重ね合わせることにより行っている。また、こうした重ね合わせを行うに当たり、ウェハ側に位置合わせ用マークとして凹部が形成されたものがある（例えば、特許文献１参照）。この場合、ウェハ側のマーク位置を、当該ウェハに照射した照射光の当該マークのエッジ部からの反射光や回折光によって検出して位置合わせを行っている。

ところで、近年、集積回路の高性能化を目的として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）デバイスが注目されている。ＳＯＩデバイスとは、半導体支持基板上に、絶縁膜を介して素子形成用の半導体層（あるいは、ＳＯＩ層とも言う。）を有するＳＯＩ基板を具えた構成である。半導体層に素子が形成されるＳＯＩデバイスでは、これまでよりも素子の寄生容量を低減できるうえに接合リークを小さくでき、よって、高速動作及び低消費電力を実現することができる。
特開２０００−１５６５０６号公報

しかしながら、近年の、ＳＯＩデバイスのさらなる高機能化及び高性能化に対する要求に伴い、トランジスタのゲート長の微細化がなされるとともに、ゲートのショートチャネル効果を抑制するために上述した半導体層のより一層の薄膜化が進んでいる。

そのため、ウェハの半導体層部分に形成されたマークのエッジ部の段差が不十分となったり、あるいは半導体層自体がマーク形成時に除去される等の問題が発生している。

その結果、露光時の位置合わせを行う際の、マークのエッジ部からの反射光や回折光の検出が困難となることによる、マーク位置の検出精度の低下が問題となっていた。

そこで、この発明は、従来よりも検出精度を向上できるマークの形成方法を提供することにより、信頼性の高い半導体装置及びその製造方法を提供することを主たる目的とする。

この発明は、上記課題に鑑みてなされてものであり、この発明の半導体装置の製造方法によれば、下記のような構成上の特徴を有する。

この発明の半導体装置の製造方法は、半導体支持基板、当該半導体支持基板上に形成された絶縁膜、及び当該絶縁膜上に形成された半導体層とを具え、素子形成領域と当該素子形成領域に隣接するマーク形成領域とを有する基板を用意する第１工程と、素子形成領域及びマーク形成領域の半導体層上に酸化膜を形成する第２工程と、素子形成領域の酸化膜上に第１の膜厚を有する第１の窒化膜を形成するとともに、マーク形成領域の酸化膜上に該第１の膜厚よりも厚い第２の膜厚を有する第２の窒化膜を形成する第３工程と、素子形成領域の第１の窒化膜に酸化膜を露出させる開口を形成するとともに、マーク形成領域の第２の窒化膜に酸化膜を露出させないように凹部を形成する第４工程と、素子形成領域の開口の下に位置する半導体層を酸化する第５工程と、素子形成領域の第１の窒化膜及び酸化膜を除去するとともに、マーク形成領域に形成された凹部の底面を構成する第２の窒化膜及びこの底面を構成する第２の窒化膜の下に位置する酸化膜を除去する第６工程とを含んでいる。
上述の半導体装置の製造方法において、さらに、凹部を基準位置として、素子形成領域に回路素子を形成することが好ましい。
また、上述の半導体装置の製造方法において、第３工程が、素子形成領域及びマーク形成領域の両領域の全面に第１サブシリコン窒化膜を形成する第１サブ工程と、マーク形成領域以外に存在する第１サブシリコン窒化膜を除去する第２サブ工程と、素子形成領域及びマーク形成領域の両領域の全面に第２サブシリコン窒化膜を形成することにより、マーク形成領域に、第１及び第２サブシリコン窒化膜の積層体としての第２の窒化膜を形成し、及び素子形成領域に、第２サブシリコン窒化膜からなる第１の窒化膜を形成する第３サブ工程とを含むことが好ましい。
また、上述の半導体装置の製造方法において、第６工程が、素子形成領域の第１の窒化膜及びマーク形成領域に形成された凹部の底面を構成する第２の窒化膜を除去する第１サブ工程と、素子形成領域の酸化膜及び凹部の底面を構成する第２の窒化膜の下に位置する酸化膜を除去する第２サブ工程とを含むことが好ましい。

この発明によれば、基板上に、エッジ部に十分な段差が有するマークとしての凹部を形成することができる。

したがって、基板表面に照射した照射光の反射光や回折光に基づいてマーク位置を検出して位置合わせを行う際に、マークのエッジ部からの反射光や回折光を確実に検出することができる。

さらに、この発明のように基板自体にマークとしての凹部を形成しない構成の場合には、基板の半導体層のさらなる薄膜化を進めることができる。

これらの発明によれば、基板側のマーク位置の検出精度が向上するため、当該マークを利用してフォトマスク等の位置合わせを行う際の合わせずれの発生を抑制することができる。

よって、基板の位置合わせを設計値通りに行うことができるので、当該フォトマスクを用いて行う半導体製造プロセスを精度良く行うことができる。よって、従来よりも信頼性の高い半導体装置を実現することができる。

さらに、この発明によれば、素子形成領域における工程を一部兼用して、マーク形成領域においてマーク形成を行うことができるので、マーク形成工程の簡便化に効果的である。

以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。

＜第１の実施の形態＞
図１から図４を参照して、この発明の第１の実施の形態につき説明する。

図１（Ａ）は、この実施の形態の半導体装置の一構成例を概略的に示す平面図である。図１（Ｂ）は、図１（Ａ）の鎖線部分ＩＢ-ＩＢ線に沿って切断して得られる切り口を示す概略図である。尚、図１（Ａ）では、素子形成領域１００の素子分離部２６ａの図示を省略してある。

図１（Ａ）及び（Ｂ）に示すように、この実施の形態の半導体装置を構成するウェハ状のＳＯＩ基板１０には、素子形成領域１００と、素子形成領域１００同士を互いに隔てるマーク形成領域１５０とが指定されている。ＳＯＩ基板１０は、半導体支持基板としての第１のシリコン（Ｓｉ）層１２上に、絶縁膜としてのシリコン酸化膜（ＳｉＯ₂）１４を介して半導体層としての第２の単結晶シリコン層（以下、単に、第２のシリコン層とも称する。）１６を具えた構成である。

ここでのマーク形成領域１５０のＳＯＩ基板１０には、第２のシリコン層１６の表面から第１のシリコン層１２が露出される深さに、位置合わせ用マークとなる凹部１８が形成されている。また、第２のシリコン層１６のうち凹部１８のエッジ部（すなわち、縁部）１８ａには十分な段差が形成されている。尚、ここでの凹部１８の縁の形状は方形であるがこれに限定されるものではなく、目的や設計に応じてその形状、ならびに個数や配置を任意好適に設定することができる。

続いて、この発明の半導体装置の製造方法について、以下に説明する。

先ず、基板として、既に説明したように、第１のシリコン層１２上にシリコン酸化膜１４を介して第２のシリコン層１６が形成されたＳＯＩ基板１０を用意する。ここでは、ウェハ状の第１のシリコン層１２であるシリコン基板上に、シリコン酸化膜１４を１００〜２００ｎｍ程度の膜厚で形成した後、当該シリコン酸化膜１４上に第２のシリコン層１６を３０〜１００ｎｍの膜厚で形成してＳＯＩ基板１０とする。

続いて、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上に、パッド酸化膜としてのシリコン酸化膜２０を同時に形成する。シリコン酸化膜２０を、例えば、ＳＯＩ基板１０を８５０℃程度で加熱して行う熱酸化により、例えば、１０〜３０ｎｍ程度の膜厚で形成する。パッド酸化膜２０は、ＳＯＩ基板１０への不純物の混入を抑制したり、後述するシリコン窒化膜１４とＳＯＩ基板１０との間の応力を緩和させるはたらきをする。

続いて、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜２０上に窒化
膜としてシリコン窒化膜２２を同時に形成する。シリコン窒化膜２２を、例えば、ジクロ
ロシラン（ＳｉＨ _２ Ｃｌ _２ ）ガスを主成分とするＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、６０〜１５０
ｎｍの膜厚で形成する。ここでのシリコン窒化膜２２の膜厚は、後工程で素子形成領域１
００及びマーク形成領域１５０の第２のシリコン層１６に酸化部を選択酸化によって形成
する際の酸化阻止用マスクとしてはもとより、凹部を形成する際の耐エッチングマスクと
して機能する程度の膜厚とする（詳細後述）。

続いて、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜２２上に、レジスト層を同時に形成する（不図示）。その後、素子形成領域１００及びマーク形成領域１５０のレジスト層に対して露光・現像を行って、シリコン窒化膜２２を露出させる開口（２３ａ、２３ｂ）がそれぞれ設けられたマスクパターン２４を形成する（図２（Ａ））。このとき、素子形成領域１００側の開口２３ａの位置は、ＳＯＩ基板１０において後述する素子分離部となる酸化部が形成されるべき位置とする。一方、マーク形成領域１５０側の開口２３ｂの位置は、ＳＯＩ基板１０において後述するマーク形成用の酸化部が形成されるべき位置とする。

その後、このマスクパターン２４をマスクとして、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜２２をエッチング除去し、シリコン酸化膜２０をそれそれ露出させる開口（２５ａ、２５ｂ）を形成する。エッチング終了後、マスクパターン２４を除去する（図２（Ｂ））。

その後、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６のうちシリコン窒化膜２２の開口（２５ａ、２５ｂ）に対向する部分（１６１、１６２（図２（Ｂ））参照）をそれぞれ選択的に酸化する。こうして、素子形成領域１００及びマーク形成領域１５０に、シリコン酸化膜１４に達する深さの酸化シリコンからなる酸化部（２６ａ、２６ｂ）をそれぞれ形成する。このとき素子形成領域１００には、酸化部２６ａによって素子分離部が形成される（図２（Ｃ））。

その後、素子形成領域１００及びマーク形成領域１５０の双方に形成された開口（２７ａ、２７ｂ）を埋め込むように、シリコン窒化膜２２上にレジスト層を同時に形成する（不図示）。その後、マーク形成領域１５０のレジスト層に対してのみ露光・現像を行い、酸化部２６ｂを露出させる開口２９が設けられたマスクパターン２８を形成する（図３（Ａ））。

その後、残存しているシリコン窒化膜２２を耐エッチングマスクとして、第１のシリコン層１２が露出されるまで酸化部２６ｂ及びシリコン酸化膜１４のエッチングを行う（図３（Ｂ））。ここでは、例えば、ブチレン（Ｃ₄Ｈ₈）ガス、酸素（Ｏ₂）ガス及びアルゴン（Ａｒ）ガスの混合ガスをエッチングガスとするドライエッチングを行い、シリコン酸化膜を選択的に除去する。また、ウェットエッチングを行う場合には、シリコン窒化膜２２及び第１のシリコン層１２よりもシリコン酸化膜に対するエッチングレートが大きいエッチング液（例えば、フッ化水素（ＨＦ）水溶液（フッ化水素酸）を含有する液等）を用いて行うことができる。

その後、素子形成領域１００及びマーク形成領域１５０に残存するシリコン窒化膜２２を、例えば、熱リン酸（Ｈ₃ＰＯ₄）を用いたウェットエッチングによって除去する。その後、第２のシリコン層１６上のパッド酸化膜２０を、例えば、フッ化水素水溶液を含有する液を用いたウェットエッチングによって除去する。

こうして、マーク形成領域１５０のＳＯＩ基板１０に、第２のシリコン層１６の表面から第１のシリコン層１２が露出される深さに、位置合わせ用マークとなる凹部１８を形成する（図１（Ｂ）参照）。

こうして、シリコン窒化膜２２を耐エッチングマスクとしてマーク形成のためのエッチングを行うことにより、凹部１８のエッジ部１８ａには十分な段差が残存している。

具体的に、耐エッチングマスクである窒化シリコンに対する酸化シリコンのエッチング選択比は１０程度である。よって、例えば、酸化シリコンからなる酸化部２６ｂ及び絶縁膜１４の膜厚がそれぞれ２００ｎｍ、すなわち総厚が４００ｎｍの場合には、シリコン窒化膜２２を最低でも４０ｎｍ程度（膜厚のばらつきを見込んでも５０ｎｍ程度）以上の膜厚で形成すれば良い。

さらに、この構成例では、シリコン窒化膜２２の開口位置によって凹部１８が位置決めされるため、当該凹部１８を形成するための新たな位置合わせが不要である。よって、マークである凹部１８を形成する際の位置ずれの発生を抑制することができる。

続いて、以下に、マーク形成領域１５０に形成されたマークである凹部１８を基準位置として、ゲート電極を形成する方法について説明する。

そのために、先ず、凹部１８を形成後、素子形成領域１００及びマーク形成領域１５０で露出する第１及び第２のシリコン層（１２、１６）の表面に、酸化膜（すなわち、ゲート酸化膜）としてシリコン酸化膜３０を形成する。その後、素子形成領域１００及びマーク形成領域１５０の酸化膜３０上に、例えば、ゲート電極材料としてのポリシリコン膜３２及びタングステンシリサイド（ＷＳｉ）膜３４、ならびに絶縁膜としてのシリコン窒化膜３６を順次形成する。その後、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜３６上にレジスト層３８を凹部１８を埋め込むように形成して積層体４０を得る（図４（Ａ））。

その後、この積層体４０に対する露光を行い、凹部１８の位置を基準位置として積層体４０の位置を調整することにより、ウェハ状の積層体４０とフォトマスクとの位置合わせを行う。

具体的には、積層体４０の上方から当該積層体４０に対して、ハロゲン光やレーザー光等を照射して得られる反射光や回折光を検出することにより、マーク位置である凹部１８の位置を検出する。このとき、この構成例では、凹部１８のエッジ部からの回折光や反射光が他の領域での回折光や反射光に比べて著しく大きくなることから、凹部１８の位置の検出を精度良く行うことができる。

その結果、ウェハ状の積層体４０とフォトマスク（不図示）との位置合わせを精度良く行うことができる。

その後、レジスト層３８に対して露光・現像を行い、素子形成領域１００のゲート電極が形成されるべき位置にレジスト層が残存するように当該レジスト層３８をパターニングして、マスクパターン３９を形成する（図４（Ｂ））。このとき、ゲート電極形成後の、例えばコンタクトホール形成工程において再度凹部１８をマークとして使用する場合には、マーク形成領域１５０にもマスクパターン３９を形成するのが良い。すなわち、目的や設計に応じて、上述した凹部１８を、ゲート電極形成時におけるマークのほかに、種々の半導体製造プロセスにおける位置合わせ用のマークとして用いることができる。

その後、マスクパターン３９をマスクとして、露出しているシリコン窒化膜３６、タングステンシリサイド膜３４、ポリシリコン膜３２及びシリコン酸化膜３０を順次エッチング除去し、素子形成領域１００にゲート電極４２を形成する。エッチング終了後、マスクパターン３９を除去する（図４（Ｃ））。

上述した説明から明らかなように、この実施の形態によれば、マーク位置の検出精度が向上するため、当該マーク位置を基準位置としてフォトマスクの位置合わせを行う際の合わせずれを抑制することができる。

よって、フォトマスクの位置合わせを設計値通り行うことができるので、当該フォトマスクを用いて行う半導体製造プロセスを精度良く行うことができる。よって、従来よりも信頼性の高い半導体装置を実現することができる。

さらに、この発明によれば、素子形成領域における工程を一部兼用して、マーク形成領域においてマーク形成を行うことができるので、マーク形成工程の簡便化に効果的である。

＜第２の実施の形態＞
図５（Ａ）から図９（Ｃ）を参照して、この発明の第２の実施の形態につき説明する。

図５（Ａ）はこの実施の形態の半導体装置の一構成例を概略的に示す平面図である。図５（Ｂ）は、図５（Ａ）の鎖線部分ＶＢ-ＶＢ線に沿って切断して得られる切り口を示す概略図である。

この実施の形態では、基板上に、エッジ部に十分な段差が形成されたマークとなる凹部を形成している点が第１の実施の形態との主な相違点である。尚、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する。

図５（Ａ）及び（Ｂ）に示すように、ここでのマーク形成領域１５０には、ＳＯＩ基板１０上に順次形成されたシリコン酸化膜５０及びシリコン窒化膜５２によって、ＳＯＩ基板１０の第２のシリコン層１６を露出させる深さの凹部５４が形成されている。このとき、シリコン窒化膜５２のうち凹部５４のエッジ部（すなわち、縁部）を構成する部分５４ａには、十分な段差が形成されている。

続いて、この発明の半導体装置の製造方法について、以下に説明する。

先ず、第１の実施の形態と同様の構成を有するＳＯＩ基板１０を用意する。

その後、第１の実施の形態と同様の方法で、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上に、パッド酸化膜としてのシリコン酸化膜５０を、１０〜３０ｎｍ程度の膜厚で同時に形成する。ここでのシリコン酸化膜５０の膜厚は、後工程で素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６に素子分離部を選択酸化によって形成可能な程度とする。

その後、第１の実施の形態と同様の方法で、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜５０上に窒化膜としてシリコン窒化膜５２を、ＬＰ−ＣＶＤを用いて６０〜１５０ｎｍの膜厚で同時に形成する（図６（Ａ））。ここでのシリコン窒化膜５２の膜厚は、後工程で素子形成領域１００に素子分離部を形成する際、マーク形成領域１５０の第２のシリコン層１６が選択酸化されるのを阻止する第２のシリコン窒化膜（説明後述）の膜厚を考慮して決定する。

その後、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜５２上に、レジスト層を同時に形成する（不図示）。その後、マーク形成領域１５０のレジスト層のみを残存させるように、レジスト層をパターニングしてマスクパターン５６を形成する（図６（Ｂ））。

その後、マスクパターン５６をマスクとして、素子形成領域１００のシリコン窒化膜５２をエッチングによって除去する。エッチング終了後、マスクパターン５６を除去する（図６（Ｃ））。

その後、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜５０上に、第１の窒化膜として第１のシリコン窒化膜５８を、ＬＰ−ＣＶＤを用いて第１の膜厚（６０〜１５０ｎｍ）で形成する（図７（Ａ））。ここでの第１のシリコン窒化膜５８の第１の膜厚は、後工程において素子形成領域１００に素子分離部を選択酸化によって形成するに当たり、第２のシリコン層１６のうち素子分離部とする部分以外が選択酸化されるのを阻止するマスクとして機能する程度とする。

こうして、素子形成領域１００のシリコン酸化膜５０上に、第１の膜厚を有する第１のシリコン窒化膜５８が形成される。一方、マーク形成領域１５０のシリコン酸化膜５０上に、既に形成済みのシリコン窒化膜５２に加え第１のシリコン窒化膜５８を形成することにより、第１の膜厚よりも厚い第２の膜厚を有する第２のシリコン窒化膜６０が形成される。

続いて、素子形成領域１００の第１のシリコン窒化膜５８上、及びマーク形成領域１５０の第２のシリコン窒化膜６０上にレジスト層を同時に形成する（不図示）。その後、素子形成領域１００及びマーク形成領域１５０のレジスト層に対して露光・現像を行って、第１及び第２のシリコン窒化膜（５８、６０）を露出させる開口（６５ａ、６５ｂ）がそれぞれ設けられたマスクパターン６２を形成する（図７（Ｂ））。このとき、素子形成領域１００側の開口６５ａの位置は、ＳＯＩ基板１０において後述する素子分離部となる酸化部が形成されるべき位置とする。一方、マーク形成領域１５０側の開口６５ｂの位置は、ＳＯＩ基板１０上にマークとしての凹部が形成されるべき位置とする。

その後、マスクパターン６２をマスクとして、素子形成領域１００の第１のシリコン窒化膜５８をエッチング除去してシリコン酸化膜５０を露出させる開口６６を形成する。ここでは、例えば、三フッ化メタン（ＣＨＦ₃）ガス、酸素（Ｏ₂）ガス及びアルゴン（Ａｒ）ガスの混合ガスをエッチングガスとするドライエッチングを用いて行う。一方、マーク形成領域１５０の第２のシリコン窒化膜６０には、第１の膜厚の深さ分だけオーバーエッチングされた凹部６７が形成されている。エッチング終了後、マスクパターン６２を除去する（図７（Ｃ））。

その後、マーク形成領域１５０には第２のシリコン窒化膜６０を残存させた状態で、素子形成領域１００の第２のシリコン層１６のうち第１のシリコン窒化膜５８の開口６６に対向する部分１６３（図７（Ｃ）参照）を選択的に酸化する（図８（Ａ））。これにより、素子形成領域１００に、シリコン酸化膜１４に達する深さの酸化シリコンからなる素子分離部としての酸化部６８を形成することができる。

その後、素子形成領域１００に残存する第１のシリコン窒化膜５８を、例えば、熱リン酸を用いたウェットエッチングによって除去する。このとき、同時に、マーク形成領域１５０の第２のシリコン窒化膜６０に対してもウェットエッチングを行う。こうして、マーク形成領域１５０に、凹部６７に対応する位置のパッド酸化膜５０を露出させる開口７１を有するシリコン窒化膜６９をパターニング形成する（図８（Ｂ））。

続いて、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上のパッド酸化膜５０を、例えば、フッ化水素水溶液を用いたウェットエッチングによって除去する。このとき、マーク形成領域１５０では、シリコン窒化膜６９がマスクとなり、パッド酸化膜５０のうち当該シリコン窒化膜６９に覆われていない部分が除去される。また、このとき、ウェットエッチングが等方性エッチングであることに起因して、パッド酸化膜５０の側壁部がサイドエッチングされていても良い。

こうして、マーク形成領域１５０のＳＯＩ基板１０上に、シリコン酸化膜５０及びシリコン窒化膜６９によって、位置合わせ用マークとなる凹部５４を形成する（図５（Ｂ）参照）。こうして得られた凹部５４のエッジ部５４ａには、十分な段差が形成されている。尚、マークである凹部５４の深さは、後工程における検出精度を考慮して最低でも１００ｎｍとするのが好ましい。こうすることにより、凹部５４のエッジ部からの反射光や回折光を確実に検出することができる。

続いて、以下に、マーク形成領域１５０に形成されたマークである凹部５４を基準位置として、ゲート電極を形成する方法について説明する。

そのために、先ず、凹部５４形成後、素子形成領域１００及びマーク形成領域１５０の露出する第２のシリコン層１６の表面に、酸化膜（すなわち、ゲート酸化膜）としてシリコン酸化膜７２を形成する。その後、素子形成領域１００及びマーク形成領域１５０において露出する、シリコン窒化膜６９、素子分離部６８及びシリコン酸化膜７２の表面に、第１の実施の形態と同様に、ゲート電極材料としてのポリシリコン膜３２及びタングステンシリサイド（ＷＳｉ）膜３４、ならびに絶縁膜としてのシリコン窒化膜３６を順次に形成する。その後、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜３６上に、レジスト層７３を凹部５４を埋め込むように形成して積層体７４を得る（図９（Ａ））。

その後、この積層体７４に対する露光を行い、凹部５４の位置を基準位置として積層体７４の位置を調整することにより、ウェハ状の積層体７４とフォトマスクとの位置合わせを行う。

具体的には、積層体７４の上方から当該積層体７４に対して、ハロゲン光やレーザー光等を照射して得られる反射光や回折光を検出することにより、マーク位置である凹部５４の位置を検出する。このとき、この構成例では、凹部５４のエッジ部からの回折光や反射光が、他の領域での回折光や反射光に比べて著しく大きくなることから、凹部５４の位置の検出を精度良く行うことができる。

その結果、ウェハ状の積層体７４とフォトマスク（不図示）との位置合わせを精度良く行うことができる。

その後、レジスト層７３に対して露光・現像を行い、素子形成領域１００のゲート電極が形成されるべき位置にレジスト層が残存するように当該レジスト層７３をパターニング形成して、マスクパターン７６を形成する（図９（Ｂ））。このとき、ゲート電極形成工程後、例えばコンタクトホール形成工程において再度凹部５４をマークとして使用する場合には、マーク形成領域１５０側にもマスクパターン７６を形成するのが良い。すなわち、目的や設計に応じて、上述した凹部５４を、ゲート電極形成時におけるマークのほかに、種々の半導体製造プロセスにおける位置合わせ用のマークとして用いることができる。

その後、マスクパターン７６をマスクとして、露出しているシリコン窒化膜３６、タングステンシリサイド膜３４、ポリシリコン膜３２及びシリコン酸化膜７２を順次エッチング除去し、素子形成領域１００にゲート電極７５を形成する。エッチング終了後、マスクパターン７６を除去する（図９（Ｃ））。

上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。

さらに、この実施の形態のように、基板自体にマークとしての凹部を形成しない構成の場合には、基板の半導体層のさらなる薄膜化を進めることができる。

以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。

第１の実施の形態の半導体装置の説明に供する図である。 第１の実施の形態の半導体装置の製造工程を説明する工程図（その１）である。 第１の実施の形態の半導体装置の製造工程を説明する工程図（その２）である。 第１の実施の形態の半導体装置の製造工程を説明する工程図（その３）である。 第２の実施の形態の半導体装置の説明に供する図である。 第２の実施の形態の半導体装置の製造工程を説明する工程図（その１）である。 第２の実施の形態の半導体装置の製造工程を説明する工程図（その２）である。 第２の実施の形態の半導体装置の製造工程を説明する工程図（その３）である。 第２の実施の形態の半導体装置の製造工程を説明する工程図（その４）である。

符号の説明

１０：ＳＯＩ基板（基板）
１２：第１のシリコン層（半導体支持基板）
１４：シリコン酸化膜（絶縁膜）
１６：第２のシリコン層（半導体層）
１８、５４：凹部（マーク）
１８ａ、５４ａ：凹部のエッジ部
２０、５０：シリコン酸化膜（パッド酸化膜（酸化膜））
２２、５２、６９：シリコン窒化膜（窒化膜）
２４、２８、３９、５６、６２、７６：マスクパターン
２３ａ、２３ｂ、２５ａ、２５ｂ、２７ａ、２７ｂ、２９、６５ａ、６５ｂ、６６、７１：開口
２６ａ、６８：酸化部（素子分離部）
２６ｂ：酸化部
３０、７２：シリコン酸化膜（ゲート酸化膜）
３２：ポリシリコン膜
３４：タングステンシリサイド膜
３６、６９：シリコン窒化膜
３８、７３：レジスト層
４０、７４：積層体
４２、７５：ゲート電極
５８：第１のシリコン窒化膜（窒化膜）
６０：第２のシリコン窒化膜（窒化膜）
６７：凹部
１００：素子形成領域
１５０：マーク形成領域
１６１：第２のシリコン層のうち開口２５ａと対向する部分
１６２：第２のシリコン層のうち開口２５ｂと対向する部分
１６３：第２のシリコン層のうち開口６６と対向する部分

Claims (4)

1. 半導体支持基板、該半導体支持基板上に形成された絶縁膜、及び該絶縁膜上に形成された半導体層を具え、素子形成領域と該素子形成領域に隣接するマーク形成領域とを有する基板を用意する第１工程と、
   前記素子形成領域及び前記マーク形成領域の前記半導体層上に酸化膜を形成する第２工程と、
   前記素子形成領域の前記酸化膜上に第１の膜厚を有する第１の窒化膜を形成するとともに、前記マーク形成領域の前記酸化膜上に該第１の膜厚よりも厚い第２の膜厚を有する第２の窒化膜を形成する第３工程と、
   前記素子形成領域の前記第１の窒化膜に前記酸化膜を露出させる開口を形成するとともに、前記マーク形成領域の前記第２の窒化膜に前記酸化膜を露出させないように凹部を形成する第４工程と、
   前記素子形成領域の前記開口の下に位置する前記半導体層を酸化する第５工程と、
   前記素子形成領域の前記第１の窒化膜及び前記酸化膜を除去するとともに、前記マーク形成領域に形成された前記凹部の底面を構成する前記第２の窒化膜及び該底面を構成する前記第２の窒化膜の下に位置する前記酸化膜を除去する第６工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   さらに、前記凹部を基準位置として、前記素子形成領域に回路素子を形成することを特徴とする半導体装置の製造方法。
3. 前記第３工程が、
   前記素子形成領域及び前記マーク形成領域の両領域の全面に第１サブシリコン窒化膜を形成する第１サブ工程と、
   前記マーク形成領域以外に存在する前記第１サブシリコン窒化膜を除去する第２サブ工程と、
   前記素子形成領域及び前記マーク形成領域の両領域の全面に第２サブシリコン窒化膜を形成することにより、前記マーク形成領域に、前記第１及び第２サブシリコン窒化膜の積層体としての前記第２の窒化膜を形成し、及び前記素子形成領域に、前記第２サブシリコン窒化膜からなる前記第１の窒化膜を形成する第３サブ工程と
   を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第６工程が、
   前記素子形成領域の前記第１の窒化膜及び前記マーク形成領域に形成された前記凹部の底面を構成する前記第２の窒化膜を除去する第１サブ工程と、
   前記素子形成領域の前記酸化膜及び前記凹部の底面を構成する前記第２の窒化膜の下に位置する前記酸化膜を除去する第２サブ工程と
   を含むことを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法。

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