JP4227341B2 - 半導体集積回路の構造及びその製造方法 - Google Patents

半導体集積回路の構造及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はＳＯＩウェハ上に形成されるトランジスタにおいて、埋め込み絶縁膜下の支持基板電位がトランジスタの特性に大きく影響するのを防ぐ構造のトランジスタを形成する方法に関する。特にトランジスタのゲート電極とボディ領域を接続した、いわゆるゲート・サブ・コネクト構造のトランジスタに関する。
【０００２】
【従来の技術】
図６、７に従来のＳＯＩトランジスタの製造方法、図８（Ａ）に従来のＳＯＩトランジスタの構造上面図、図８（Ｂ）に断面図を示す。ここでは、Ｐ型の支持基板上に埋め込み絶縁膜を介してＰ型の半導体膜５１を形成したウェハを用いてトランジスタを形成するものとする。
【０００３】
従来の埋め込み絶縁膜５２を介して支持基板５３上に形成されている半導体膜５１上のＳＯＩトランジスタの構造は、図８（Ｂ）に示すように埋め込み絶縁膜に達したＬＯＣＯＳ５８で囲まれた領域の半導体膜５１に形成され、各々のトランジスタはＬＯＣＯＳ５８で完全に分離される。Ｎ型トランジスタの場合、半導体膜５１がＰ型であるため、図８（Ａ）に示すように、ソース・ドレイン領域６４、７６にＮ型のイオン注入をすることでトランジスタが形成される。一方、Ｐ型トランジスタの場合はＬＯＣＯＳ５８で囲まれた半導体膜５１にＮ型のイオン注入を行い、半導体膜５１をＮ型にした状態で図８（Ａ）に示すように、Ｐ型のイオンをソース・ドレイン領域６３、７５に注入し、トランジスタを形成する。そして、ゲート電極６０下のボディ領域８２、８３の電位はボディコンタクト領域６１、６２、ボディコンタクト６５、６６を介して制御する。そして、トランジスタの高速化を図るために、Ｐ型トランジスタの場合はゲート電極６０とＰ型トランジスタボディコンタクト６５を配線６９を介して接続する。Ｎ型トランジスタの場合はゲート電極６０とＮ型トランジスタ・ボディコンタクト６６を配線７０を介して接続する。
【０００４】
一方、製造方法を図６から図７に示す。図６（Ａ）に示ように、支持基板５３上に埋め込み絶縁膜５２を介して形成された半導体膜５１にアライメントマークを刻印するため、パターニング・エッチングを行う。次に図６（Ｂ）に示すように、熱酸化膜５４を成膜し、レジスト５６を塗布して、アライメント＆露光を行い、Ｎウェル５５注入のためのパターニングを行う。次に前記レジスト６をマスクとして、イオン注入を行い、Ｎウェル５５を形成する。この時、イオン注入のエネルギーは半導体膜中に濃度のピークが来るように制御する。次に熱処理を行い、注入したイオンを活性化、拡散させる。次に図６（Ｃ）に示すように、窒化膜５７を熱酸化膜５４上に成膜し、パターニング、エッチングする。そして、図６（Ｄ）に示すように、熱酸化を行い、ＬＯＣＯＳ５８を形成する。ＬＯＣＯＳ５８の厚さは埋め込み絶縁膜５２まで達する厚さに酸化する。ＬＯＣＯＳ５８を形成した後、図７（Ａ）に示すようにゲート酸化膜５９形成、ゲート電極６０形成、及び図７（Ａ）では図示していないが図８（Ａ）に示すトランジスタのソース・ドレイン領域６３、６４、７５、７６及びボディコンタクト領域６１、６２へのイオン注入を行い、層間絶縁膜７１を成膜する。次に図７（Ｂ）に示すように、層間絶縁膜７１をパターニング、エッチングしてゲート電極６０、ボディコンタクト領域６１、６２のボディコンタクト８０、８１、及び図７（Ｂ）では図示していないが図８（Ａ）に示すソース・ドレイン領域のコンタクト６７、６８、７７、７８を形成する。
【０００５】
次に図７（Ｃ）に示すように、メタルを成膜し、パターニングして配線６９、７０を形成する。ゲート・サブ・コネクト構造のトランジスタでは、各ゲート電極６０とボディコンタクト領域６１、６２を接続する。
【０００６】
ここで支持基板５３と半導体膜５１の間には埋め込み絶縁膜５２があるため、支持基板５３の電位はフローティングとなる。ＳＯＩトランジスタでは支持基板５３の電位がトランジスタの特性に影響を及ぼすため、支持基板５３の電位は固定しておく必要がある。そこで支持基板５３の電位は、パッケージに実装する時に導電性の台座に導電接着剤で接着して台座から電位を取る。通常、支持基板は接地端子と接続するか、電源電圧端子と接続する。
【０００７】
また半導体膜側から支持基板側の電位をとる方法として、半導体膜５１、埋め込み絶縁膜５２を貫通し、支持基板５３の一部まで達する貫通孔を設け、電位を取る方法もある。この場合、バルクトランジスタの基板電位を取る方法と同じように、トランジスタの周囲に半導体膜５１、埋め込み絶縁膜５２を貫通し、支持基板５３の一部まで達する貫通孔を設け、支持基板５３の電位を取る。
【０００８】
【発明が解決しようとする課題】
従来のＳＯＩトランジスタの形成方法では、支持基板と半導体膜の間に埋め込み絶縁膜があるため、半導体膜上のトランジスタと支持基板は電気的に接続されず、支持基板の電位はフローティングとなる。しかし完全空乏型ＳＯＩトランジスタ等では、半導体膜の厚み方向全体が空乏化し、埋め込み絶縁膜まで達するため、トランジスタの特性は支持基板の電位に大きく影響され、支持基板の電位変化がバルクトランジスタのバックゲート効果と同じような特性を示す。このため支持基板の電位を固定する必要がある。通常、支持基板の電位固定方法は、パッケージに実装する時に導電性の台座に導電接着剤で接着し、台座の電位を固定することで支持基板の電位を固定する。支持基板の電位は接地端子と接続するか、電源電圧端子と接続する。
【０００９】
しかし、ボディコンタクト領域をゲート電極と接続してゲート・サブ・コネクト構造にしても、支持基板の電位は変化しないことから、理想的なサブスレッショルド特性を得ることは難しくなる。
【００１０】
またＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてた裏側のトランジスタが存在するため、裏側のトランジスタのしきい値電圧が低く、電源電圧を上げていくと裏側のトランジスタがＯＮし、耐圧を下げる原因になっていた。
【００１１】
また半導体膜側から支持基板側の電位をとる方法として、半導体膜、埋め込み絶縁膜を貫通し、支持基板の一部まで達する貫通孔を設け電位を取る方法もあるが、この方式の場合も支持基板全体の電位が変化してしまうため、理想的なサブスレッショルド特性を得ることができないばかりか、バックゲート効果を必要としない回路に特性変化を発生させ、回路動作の不具合につながっていた。
【００１２】
【課題を解決するための手段】
本発明は、第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、トランジスタのソース領域とゲート電極下のボディ領域に隣接するソース・ボディ接続領域に前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、アライメントマークを形成する工程と、前記半導体膜上、前記コンタクトホール内側に熱酸化膜を形成する工程と、第１導電型トランジスタ、第２導電型トランジスタを形成する領域に、前記埋め込み絶縁膜下の前記支持基板の中まで達する第２導電型の不純物領域を形成する工程と、前記第２導電型の不純物領域の熱拡散を行う工程と、第２導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型不純物領域と対向する部分に第１導電型の不純物領域を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の不純物領域を形成する工程と、素子分離を形成した後、ゲート酸化膜、ゲート電極、ソース領域、ドレイン領域を形成し、層間絶縁膜を成膜する工程と、前記ソース領域、前記ドレイン領域のコンタクトを形成すると同時に、前記コンタクトホールと同心で、かつ、前記コンタクトホールを囲むサイズに前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００１３】
また、本発明はゲート酸化膜と、ゲート電極と、ソース・ドレイン領域と、前記ゲート電極下のボディ領域と、前記ボディ領域と接続されたボディコンタクト領域と、前記ボディコンタクト領域と金属配線を接続するボディコンタクトと、第１導電型トランジスタ、第２導電型トランジスタを形成する領域で、前記埋め込み絶縁膜下の前記支持基板の中まで達する第２導電型の不純物領域と、前記第２導電型トランジスタを形成する領域で、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域と、前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型不純物領域と対向する部分に形成された第１導電型の不純物領域と、前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型不純物領域と対向する部分に形成された第１導電型の不純物領域と、第１導電型トランジスタを形成する領域で、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の不純物領域と、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールから構成され、前記コンタクトホールが前記第1導電型トランジスタ、前記第２導電型トランジスタのボディコンタクトと同心の位置に形成された構成を取る。
【００１４】
これによりボディコンタクト領域をゲート電極と接続してゲート・サブ・コネクト構造にした場合、ゲート電極の電位に応じてトランジスタのボディ電位とトランジスタ下の支持基板上の電位が変化することができ、理想的なサブスレッショルド特性を得ることができる。これにより半導体集積回路の高性能化を実現する。
【００１５】
さらにＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、特にＰ型トランジスタでは裏側のトランジスタのしきい値電圧が低く、耐圧を下げる原因になっていたが、本発明によるＳＯＩトランジスタでは、Ｐ型トランジスタの裏側のトランジスタのゲート電極はＮ型となるため、仕事関数差によりしきい値電圧は高くなり、耐圧も向上することになる。
【００１６】
【発明の実施の形態】
本発明の実施の形態を図１から図５を基に説明する。本発明で説明するトランジスタは、絶縁膜上に形成されたシリコン層（ＳＯＩ層）に形成される、いわゆるＳＯＩトランジスタに関するものである。ここではＰ型支持基板上に埋め込み酸化膜を介して形成されたＰ型の半導体膜にＮ型トランジスタとＰ型トランジスタを形成する方法について述べるが、Ｎ型支持基板上に埋め込み酸化膜を介して形成されたＮ型の半導体膜にトランジスタを形成する方法についても同様である。
【００１７】
本発明のトランジスタの構造は図５に示すように、ゲート電極とボディ領域を接続した、ゲート・サブ・コネクト構造である。図５（Ａ）のトランジスタはＳＯＩ層上に形成されたＮ型トランジスタとＰ型トランジスタの上面図、図５（Ｂ）は上面図をＡ−Ａ‘で切ったときの断面図を示したものである。各トランジスタは、ゲート酸化膜１６、ゲート電極１５、ドレイン領域１８、２０、ソース領域４１、４２、ドレイン領域のコンタクト４３、４４、ソース領域のコンタクト２９、３０、ボディ領域３３、３４、ボディコンタクト領域１７、１９、ボディコンタクト２７、２８、バック領域７、１０、バック領域接続部２１、２２及びバック領域コンタクト３１、３２からなる。さらに、本発明による半導体集積回路はＣＭＯＳ構成のため、各トランジスタは素子分離のためのＬＯＣＯＳ１４や層間絶縁膜３５、配線４５、４６、保護膜４７から構成される。
【００１８】
バック領域は各トランジスタごとに分離する必要があるため、Ｐ型トランジスタのバック領域はＮ型バック領域７、Ｎ型トランジスタのバック領域はＮ型バック領域７とＰ型バック領域１０の二重拡散で構成する。バック領域７、１０の電位はバック領域接続部２１、２２及びバック領域コンタクト３１、３２を介して制御される。また、トランジスタのボディ領域３３、３４の電位はボディコンタクト領域１７、１９及びボディコンタクト２７、２８を介して制御される。
【００１９】
そしてボディコンタクト２７、２８とバック領域コンタクト３１、３２を同心状に配置し、且つ、ボディコンタクト２７、２８の大きさをバック領域コンタクト３１、３２の大きさより大きくすることで、１つのコンタクトホールでボディ領域とバック領域２つの領域の電位を同時に制御することができる。さらにこのような構造にすることで、レイアウト上の面積縮小にも寄与する。
【００２０】
さらに本発明のトランジスタは、Ｐ型トランジスタの場合、ゲート電極１５とＰ型トランジスタボディコンタクト２７及びＰ型トランジスタバック領域コンタクト３２を配線４０を介して接続する。Ｎ型トランジスタの場合はゲート電極１５とＮ型トランジスタ・ボディコンタクト２８及びＮ型トランジスタ・バック領域コンタクト３１を配線４１を介して接続する。
【００２１】
次に本発明の実施の形態によるトランジスタの動作について説明する。ゲート電極１５に電圧が印加されると、上記構造によりボディ領域３３、３４の電位とバック領域７、１０の電位がゲート電極１５の電位と同時に上昇する。この時いわゆるバックゲート効果が得られ、ゲート電圧の上昇と共にトランジスタのしきい値電圧が低下していくため、急峻なスイッチングの立上がりが得られる。このため、高速なスイッチングを要求するアプリケーションに最適なデバイスとなる。
【００２２】
次に本発明の実施の形態で述べる半導体集積回路の製造方法について説明する。図１（Ａ）に示す支持基板３の上に埋め込み絶縁膜２を介して設けられた２００〜３０００Å厚の半導体膜１を持つＳＯＩウェハにパターニングを行い、図１（Ｂ）に示すように、ドライエッチングあるいはウェットエッチングで半導体膜１、埋め込み絶縁膜２を貫通し、支持基板３の一部にまで達するコンタクトホール４を形成する。ここで図示してはいないが、コンタクトホール４形成と同時にアライメントマークも半導体膜１、埋め込み絶縁膜２を貫通して支持基板３の一部まで形成される。アライメントマークの形成方法には、熱酸化工程を使って段差を形成するなどの方法があるが、本発明に示すような２００〜３０００Å厚の半導体膜１を持つＳＯＩウェハでは、ＣＭＯＳ製造工程の途中でアライメントマークが消失してしまうことも考えられ、これを防ぐためにも支持基板３にまで達するアライメントマークが必要である。よって本発明ではコンタクトホール４の形成とアライメントマークの形成が同時に行われるという特徴を有している。
【００２３】
次に図１（Ｃ）に示すように１００Å厚程度の熱酸化膜５を形成する。この熱酸化膜５は図１（Ｄ）から（Ｅ）と図２（Ａ）から（Ｃ）に示すウェルイオン注入工程時の基板ダメージ低減と図２（Ｄ）に示す窒化膜１３成膜のため、更に図３（Ｂ）に示すＬＯＣＯＳ１４形成後の窒化膜１３除去時に薬液がシリコン（支持基板３、半導体膜１）に触れるのを防ぐ目的で形成する。ここで、通常熱酸化膜工程はＣＭＯＳ製造工程の一番最初に行うが、本発明による製造方法ではコンタクトホール４形成後に行うことを特徴としている。熱酸化膜５の形成後にコンタクトホール４の形成を行うと、それ以降の工程でコンタクトホール４部はシリコンが剥き出しとなり、窒化膜１３成膜時の不具合ややウェルイオン注入時の基板ダメージ、ＬＯＣＯＳ１４形成後の窒化膜１３除去時に薬液がシリコン（支持基板３、半導体膜１）に触れる等の問題が生じる。このため、コンタクトホール４の形成を熱酸化膜５形成の前に行うことが重要となる。
【００２４】
次に、図１（Ｄ）に示すように、ＬＯＣＯＳ１４を形成するためのマスクを用いてレジスト６をパターニングし、熱酸化膜５越しにイオン注入を行う。これにより、レジスト６の開口部のみにイオンが注入され、Ｎ型バック領域７が形成される。この時、イオン注入のエネルギーは埋め込み絶縁膜２よりも支持基板３側（下側）に濃度分布のピークが来るように調整する。ここで、Ｎ型バック領域７は熱酸化膜５、半導体膜１、埋め込み絶縁膜２越しにイオン注入するため、半導体膜１中にもＮ型バック領域７が形成される。これによりトランジスタを形成する領域、かつトランジスタを形成する領域と埋め込み絶縁膜２を介して対向する部分にＮ型バック領域７が形成されたことになる。ここで半導体膜１の膜厚とイオン注入エネルギーの関係を見てみると、半導体膜１の膜厚が厚いとＮ型バック領域７のイオン注入エネルギーが高くなり、その分半導体膜１のイオン注入におけるダメージも大きくなる。また、ＳＯＩウェハの製法を酸素イオン注入で形成した場合、半導体膜１の膜厚と埋め込み絶縁膜２の膜厚はほぼ同じとなることから、Ｎ型バック領域７のイオン注入エネルギーは更に高くなる。こうしたことから考えて、半導体膜１の膜厚は薄い方が好ましい。Ｎ型バック領域７のイオン注入エネルギーが５００ｋｅＶ以上ではダメージによる特性劣化が見られることから、半導体膜１の膜厚は３０００Å以下が望ましい。
【００２５】
次に、図１（Ｅ）に示すように、上記Ｎ型バック領域７を熱拡散させる。これは、図２（Ｂ）で示す工程でＮ型トランジスタのＰ型バック領域１０をＮ型バック領域７の中に形成するため、あらかじめＮ型バック領域７を拡散させておく必要がある。
【００２６】
更に図２（Ａ）に示すように、Ｎ型トランジスタを形成する領域にレジスト８マスクを用いて、熱酸化膜５越しにイオン注入を行い、Ｐウェル９を形成する。この時、イオン注入のエネルギーは半導体膜１に濃度のピークが来るように調整する。
【００２７】
そして、図２（Ｂ）に示すように、上記と同じレジスト８マスクを用いて、埋め込み絶縁膜２を挟んでＰウェル９に対向する支持基板３上にＰ型バック領域１０のイオン注入を行う。イオン注入のエネルギーは、支持基板３と埋め込み絶縁膜２の界面から支持基板３側に入ったところに濃度分布のピークがくるように調整する。またＰ型バック領域１０はＮ型バック領域７に囲まれた構造にするため、イオン注入のエネルギーを調節し、Ｐ型バック領域１０の深さはＮ型バック領域７の深さより浅くなるようにする。
【００２８】
次に、図２（Ｃ）に示すように、Ｐ型トランジスタを形成する領域にレジスト１１マスクを用いて、熱酸化膜５越しにイオン注入を行い、Ｎウェル１２を形成する。この時、イオン注入のエネルギーは半導体膜１に濃度のピークが来るように調整する。
【００２９】
次に図３（Ａ）に示すようなＬＯＣＯＳ１４を形成する。図２（Ｄ）に示すように、レジスト１１を除去した熱酸化膜５上に窒化膜１３を１６００Å程度形成する。次にアライメント＆露光を行い、ＬＯＣＯＳ１４のパターニングを行う。窒化膜１３をエッチングして、ＬＯＣＯＳ形成部を開口させる。図２（Ｄ）では、Ｐウェル９領域とＮウェル１２領域に熱酸化膜５と窒化膜１３のマスクが形成された状態を示している。この状態で熱酸化炉に投入し、図３（Ａ）に示すようにＬＯＣＯＳ１４を形成する。ＬＯＣＯＳ１４厚は、ＬＯＣＯＳ１４が支持基板３上の埋め込み絶縁膜２に達するように形成する。ここで前記Ｐウェル９、Ｐ型バック領域１０、Ｎウェル１２の活性化はこの熱酸化工程の時に同時に行われる。ＬＯＣＯＳ１４が形成された後、窒化膜１３を除去し、さらにＬＯＣＯＳ１４以外の部分の酸化膜をすべて除去して図３（Ｂ）に示すように、ゲート酸化膜１６を形成する。
【００３０】
以降の工程は通常のＣＭＯＳ製造工程と同様のステップで進む。図３（Ｃ）に示すように、ポリシリコンを成膜した後、アライメント＆露光を行い、ゲート電極１５のパターニングを行う。次にドライエッチングによってポリシリコンをエッチングし、ゲート電極１５を形成する。さらにポリシリコン酸化をした後、Ｎ型、Ｐ型ソース・ドレイン領域のイオン注入を行う。図１から図４の断面図ではソース・ドレイン領域を図示していないが、図３（Ｄ）に示すように、Ｐ型トランジスタのソース領域４１、ドレイン領域１８、Ｎ型トランジスタ・ボディコンタクト領域１９、Ｎ型トランジスタ・バック領域コンタクト３１は一度のイオン注入工程で形成する。同様にＮ型トランジスタのソース領域４２、ドレイン領域２０、Ｐ型トランジスタ・ボディコンタクト領域１７、Ｐ型トランジスタ・バック領域コンタクト３２は一度のイオン注入工程で形成する。
【００３１】
次に図４（Ａ）に示すように層間絶縁膜３５を形成した後、トランジスタのコンタクト形成を行う。図４（Ｂ）に示すように層間絶縁膜３５上にレジストを塗布した後、アライメント＆露光を行ってコンタクトのパターニング、エッチングを行う。ゲート電極コンタクト４８、４９は層間絶縁膜３５を貫通し、ゲート電極１５の一部までエッチングして形成する。
【００３２】
ソース・ドレイン領域のコンタクト２９、３０、４３、４４は、層間絶縁膜３５、ゲート酸化膜１６を貫通し半導体膜１の一部までエッチングして形成する。そのため、図４（Ｂ）では図示していないが図５（Ａ）に示すようにＰ型トランジスタドレイン領域１８はドレイン領域のコンタクト２９を介して配線と接続し、Ｐ型トランジスタソース領域４１はソース領域のコンタクト４３を介して配線と接続する。Ｎ型トランジスタドレイン領域２０はドレイン領域のコンタクト３０を介して配線と接続し、Ｎ型トランジスタソース領域４２はソース領域のコンタクト４４を介して配線と接続する。
【００３３】
ボディコンタクト２７、２８は層間絶縁膜３５、ゲート酸化膜１６を貫通し半導体膜１の一部までエッチングして形成する。
バック領域コンタクト３１、３２は層間絶縁膜３５、ゲート酸化膜１６を貫通し支持基板３の一部までエッチングして形成する。ここでバック領域コンタクト３１、３２は図５（Ａ）の上面図に示すようにボディコンタクト２７、２８の同心内側に形成するため、ボディコンタクト２７、２８のエッチングを行うと、バック領域コンタクト３１、３２も同時にエッチングされる。これにより図４（Ｃ）に示すＰ型トランジスタのボディ領域３３はボディコンタクト領域１７、ボディコンタクト２７を介して配線４５と接続し、且つ、配線４５はバック領域コンタクト３２、バック領域接続部２１を介してＮ型バック領域７と接続する。またＮ型トランジスタのボディ領域３４はボディコンタクト領域１９、ボディコンタクト２８を介して配線４６と接続し、且つ、配線４６はバック領域コンタクト３１、バック領域接続部２２を介してＰ型バック領域１０と接続する。
【００３４】
次に、図４（Ｃ）に示すように、メタルを成膜し、レジストを塗布、アライメント＆露光を行って、ゲート電極１５とボディコンタクト領域１７、１９を接続する配線４５、４６のパターニング、エッチングを行う。その後、図５（Ｂ）に示すように、配線上に保護膜４７を形成、ボンディングパッドの形成をして半導体集積回路が完成する。
【００３５】
本発明では、絶縁膜上の半導体膜１の厚みを２００〜３０００Åとしている。これは、上記工程では、熱酸化工程で３００Å程度の酸化膜が形成されるため、半導体膜１上にＭＯＳトランジスタを形成させるには、少なくとも半導体膜１の厚みが２００Å以上でないと形成できない。一方、半導体膜１の厚い方は先にも述べたように、半導体膜１の膜厚が厚いとバック領域７、１０のイオン注入エネルギーが高くなり、その分半導体膜１のイオン注入ダメージも大きくなるため、半導体膜厚は３０００Å程度である。
【００３６】
以上の本発明の実施の形態のような構造を取ることにより、トランジスタのゲート電極１５、ボディ領域３３、３４とバック領域７、１０の電位を同電位にすることが容易にできる。これによりゲート電極１５に電圧が印加されると、上記構造によりボディ領域３３、３４の電位とバック領域７、１０の電位がゲート電極１５の電位と同時に上昇する。この時いわゆるバックゲート効果が得られ、ゲート電圧の上昇と共にトランジスタのしきい値電圧が低下していくため、急峻なスイッチングの立上がりが得られる。このため、高速なスイッチングを要求するアプリケーションに最適なデバイスとなる。
【００３７】
さらに、ＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、特にＰ型トランジスタでは裏側のトランジスタのしきい値電圧が低く、耐圧を下げる原因になっていたが、本発明によるＳＯＩトランジスタでは、Ｐ型トランジスタの裏側のトランジスタのゲート電極はＮ型となるため、仕事関数差によりしきい値電圧は高くなり、耐圧も向上することになる。
【００３８】
また、本発明による製造方法ではコンタクトホール４形成後に行うことを特徴としている。熱酸化膜５の形成後にコンタクトホール４の形成を行うと、それ以降の工程でコンタクトホール４部はシリコンが剥き出しとなり、窒化膜１３成膜時の不具合ややウェルイオン注入時の基板ダメージ、ＬＯＣＯＳ１４形成後の窒化膜１３除去時に薬液がシリコン（支持基板３、半導体膜１）に触れる等の問題が生じる。このため、コンタクトホール４の形成を熱酸化膜５形成の前に行うことが重要となる。更にこのコンタクトホール４はアライメントマークの刻印と同時に行っているため、工程削減にも寄与している。
【００３９】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を有する。
【００４０】
第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、トランジスタのソース領域とゲート電極下のボディ領域に隣接するソース・ボディ接続領域に前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、アライメントマークを形成する工程と、前記半導体膜上、前記コンタクトホール内側に熱酸化膜を形成する工程と、第１導電型トランジスタ、第２導電型トランジスタを形成する領域に、前記埋め込み絶縁膜下の前記支持基板の中まで達する第２導電型の不純物領域を形成する工程と、前記第２導電型の不純物領域の熱拡散を行う工程と、第２導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の不純物領域を形成する工程と、前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型不純物領域と対向する部分に第１導電型の不純物領域を形成する工程と、第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の不純物領域を形成する工程と、素子分離を形成した後、ゲート酸化膜、ゲート電極、ソース領域、ドレイン領域を形成し、層間絶縁膜を成膜する工程と、前記ソース領域、前記ドレイン領域のコンタクトを形成すると同時に、前記コンタクトホールと同心で、かつ、前記コンタクトホールを囲むサイズに前記層間絶縁膜をエッチングする工程と、前記層間絶縁膜上に配線を形成する工程からなる。
【００４１】
これにより、トランジスタのゲート電極１５、ボディ領域と第１のウェル７、或いは、第２のＰウェルの電位を同電位にすることが容易にできる。特に、コンタクトホール形成工程、熱酸化工程という順序を限定することで、半導体膜１、支持基板３にダメージを与えることなくコンタクトホール４を形成することができる。更にこのコンタクトホール４はアライメントマークの刻印と同時に行っているため、工程削減にも寄与している。
【００４２】
また、ボディコンタクト領域をゲート電極と接続してゲート・サブ・コネクト構造にしているため、ゲート電極の電位に応じてトランジスタのボディ電位とトランジスタ下の支持基板上の電位が変化することができ、理想的なサブスレッショルド特性を得ることができる。これにより半導体集積回路の高性能化を実現する。
【００４３】
さらに、ＳＯＩトランジスタでは構造上、支持基板をゲート電極、埋め込み絶縁膜をゲート酸化膜と見たてたトランジスタが存在するため、特にＰ型トランジスタでは裏側のトランジスタのしきい値電圧が低く、耐圧を下げる原因になっていたが、本発明によるＳＯＩトランジスタでは、Ｐ型トランジスタの裏側のトランジスタのゲート電極はＮ型となるため、仕事関数差によりしきい値電圧は高くなり、耐圧も向上するという効果がある。
【図面の簡単な説明】
【図１】本発明の製造方法を示すプロセスフロー図（１）である。
【図２】本発明の製造方法を示すプロセスフロー図（２）である。
【図３】本発明の製造方法を示すプロセスフロー図（３）である。
【図４】本発明の製造方法を示すプロセスフロー図（３）である。
【図５】本発明の製造方法のトランジスタの構造を示す上面図と断面図である。
【図６】従来の製造方法を示すプロセスフロー図（１）である。
【図７】従来の製造方法を示すプロセスフロー図（２）である。
【図８】従来の製造方法のトランジスタの構造を示す上面図と断面図である。
【符号の説明】
１、５１ 半導体膜
２、５２ 埋め込み絶縁膜
３、５３ 支持基板
４ コンタクトホール
５、５４ 熱酸化膜
８、１１、５６ レジスト
７ Ｎ型バック領域
９ Ｐウェル
１０ Ｐ型バック領域
１２ Ｎウェル
１３ 窒化膜
１４、５８ ＬＯＣＯＳ
１５、６０ ゲート電極
１６、５９ ゲート酸化膜
１７、６１ Ｐ型トランジスタ・ボディコンタクト領域
１８、６３ Ｐ型トランジスタドレイン領域
１９、６２ Ｎ型トランジスタ・ボディコンタクト領域
２０、６４ Ｎ型トランジスタドレイン領域
２１ Ｎ型バック領域接続部
２２ Ｐ型バック領域接続部
２７、６５ Ｐ型トランジスタボディコンタクト
２８、６６ Ｎ型トランジスタボディコンタクト
２９、３０、４３、４４、６７、６８、７７、７８ コンタクト
３１ Ｎ型トランジスタ・バック領域コンタクト
３２ Ｐ型トランジスタ・バック領域コンタクト
４５、４６、６９、７０ 配線
４１、７５ Ｐ型トランジスタソース領域
４２、７６ Ｎ型トランジスタソース領域

Claims (4)

  1. 第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた第１導電型の半導体膜上にＣＭＯＳトランジスタを形成する半導体集積回路の製造方法において、
    各々のトランジスタのゲート電極下のボディ領域に隣接するボディコンタクト領域となる前記半導体膜、前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールを形成すると共に、アライメントマークを形成する工程と、
    前記半導体膜上、前記コンタクトホール内側に熱酸化膜を形成する工程と、
    第１導電型トランジスタ、第２導電型トランジスタを形成するそれぞれの領域に、前記埋め込み絶縁膜下の前記支持基板の中まで達する第２導電型の第１の不純物領域を形成する工程と、
    前記第２導電型の第1の不純物領域の熱拡散を行う工程と、
    第２導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の第１の不純物領域を形成する工程と、
    前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型の第１の不純物領域と対向する部分に第１導電型の第２の不純物領域を形成する工程と、
    第１導電型トランジスタを形成する領域に、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の第２の不純物領域を形成する工程と、
    素子分離を形成した後、前記各々のトランジスタのゲート酸化膜、ゲート電極、ソース領域、ドレイン領域およびボディコンタクト領域を形成し、層間絶縁膜を成膜する工程と、
    前記層間絶縁膜に、前記ソース領域、前記ドレイン領域およびゲート電極のコンタクトを形成すると同時に、前記コンタクトホールと同心で、かつ、前記コンタクトホールを囲むサイズにボディコンタクトを形成する工程と、
    前記層間絶縁膜上に前記第１導電型トランジスタのボディコンタクト領域と前記第２導電型の第２の不純物領域と対応する前記ゲート電極と前記第２導電型の第1の不純物領域とを結ぶ配線と前記第２導電型トランジスタのボディコンタクト領域と前記第１導電型の第１の不純物領域と対応する前記ゲート電極と前記第１導電型の第２の不純物領域とを結ぶ配線を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
  2. 前記半導体膜の膜厚が２００〜３０００Åの膜厚であることを特徴とする請求項１に記載の半導体集積回路の製造方法。
  3. 前記コンタクトホールが前記第1導電型トランジスタ、前記第２導電型トランジスタのボディ領域の電位をとるコンタクトと同心の位置に形成することを特徴とする請求項１又は２に記載の半導体集積回路の製造方法。
  4. 第１導電型の支持基板の上に埋め込み絶縁膜を介して設けられた半導体膜上にＣＭＯＳトランジスタが形成された半導体集積回路において、
    ゲート酸化膜と、
    ゲート電極と、
    ソース・ドレイン領域と、
    前記ゲート電極下のボディ領域と、
    前記ボディ領域と接続されたボディコンタクト領域と、
    全面を覆う層間絶縁膜と、
    前記ボディコンタクト領域上の前記層間絶縁膜に形成されたボディコンタクトと、
    第１導電型トランジスタを形成する領域で、前記埋め込み絶縁膜下の前記支持基板の中まで達する第２導電型の第１の不純物領域と、
    前記第２導電型トランジスタを形成する領域で、前記半導体膜上で前記埋め込み絶縁膜まで達する第１導電型の第１の不純物領域からなるボディ領域と、
    前記支持基板上で、かつ、前記埋め込み絶縁膜に対して前記第１導電型の第１の不純物領域と対向する部分に形成された第１導電型の第２の不純物領域と、
    前記第１導電型トランジスタを形成する領域で、前記半導体膜上で前記埋め込み絶縁膜まで達する第２導電型の第２の不純物領域からなるボディ領域と、
    前記ボディコンタクト領域および前記支持基板上の埋め込み絶縁膜を貫通し、前記支持基板の一部にまで達するコンタクトホールと、
    前記層間絶縁膜上に形成された、前記第１導電型トランジスタのボディコンタクト領域と前記第２導電型の第２の不純物領域と対応する前記ゲート電極と前記第２導電型の第１の不純物領域とを結ぶ配線と前記第２導電型トランジスタのボディコンタクト領域と前記第１導電型の第１の不純物領域と対応する前記ゲート電極と前記第１導電型の第２の不純物領域とを結ぶ配線と、から構成されており、
    前記コンタクトホールは、前記第1導電型トランジスタ、前記第２導電型トランジスタの前記ボディコンタクトと同心の位置に形成されており、
    さらに前記コンタクトホールと同時に形成されたアライメントマークを有することを特徴とする半導体集積回路。
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