JP2005123216A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 シリコン基板101上に、ゲート絶縁膜102a及びゲート電極103aと、ゲート絶縁膜102b及びゲート電極102bを形成する。その後、ゲート電極103a、103bの側面上にサイドウォール105を形成する。その後、基板上に保護絶縁膜107を形成した後、ソース・ドレイン形成用のイオン注入をする。その後、保護絶縁膜107が形成された状態で、注入した不純物を活性化するための急速熱処理を行い、p型ソース・ドレイン領域106を形成する。次に、上部絶縁膜108を形成した後、非シリサイド領域SLnに、保護絶縁膜107及び上部絶縁膜108からなるシリサイド防止膜111を形成する。その後、選択的にシリサイド層109a、109bを形成する。
【選択図】 図2
Description
図1は、本発明の第1の実施形態に係る半導体装置の構造を示す断面図である。
図3(a)〜図3(f)は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図である。本実施形態の半導体装置も、第1の実施形態の半導体装置と同様、シリサイド領域SLoと非シリサイド領域SLnを有し、各領域にMISトランジスタが形成される。
102a、102b ゲート絶縁膜
103a、103b ゲート電極
104A p型拡散層
104 p型エクステンション領域
105 サイドウォール
106 p型ソース・ドレイン領域
107 保護絶縁膜
108 上部絶縁膜
109a ゲート上シリサイド層
109b ソース・ドレイン上シリサイド層
110 レジスト
111 シリサイド防止膜
112 層間絶縁膜
113a、113b コンタクト
114a、114b 金属配線
115 保護絶縁膜
116 レジスト
Claims (8)
- 第1のMISトランジスタが形成されたシリサイド領域と第2のMISトランジスタが形成された非シリサイド領域とを有する半導体装置であって、
前記シリサイド領域には、
半導体基板に形成された前記第1のMISトランジスタの第1のソース・ドレイン領域と、
前記第1のソース・ドレイン領域上に形成された第1のシリサイド層と、
前記第1のシリサイド層上に形成された層間絶縁膜とを備え、
前記非シリサイド領域には、
前記半導体基板に形成された前記第2のMISトランジスタの第2のソース・ドレイン領域と、
前記第2のソース・ドレイン領域上に形成された保護絶縁膜と、
前記保護絶縁膜上に形成された前記層間絶縁膜と、
前記層間絶縁膜及び前記保護絶縁膜を貫通し、前記層間絶縁膜上に形成される配線と前記第2のソース・ドレイン領域とを接続するコンタクト部とを備え、
前記保護絶縁膜は、前記コンタクト部を除く前記非シリサイド領域の全面に形成されていることを特徴とする半導体装置。 - 前記保護絶縁膜の上面の全面上に、上部絶縁膜が形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1のMISトランジスタは、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された第1のサイドウォールと、
前記第1のゲート電極上に形成された第2のシリサイド層とを備え、
前記第2のMISトランジスタは、
前記半導体基板上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成された第2のサイドウォールとを備えていることを特徴とする請求項1又は2記載の半導体装置。 - 第1のMISトランジスタが形成されたシリサイド領域と第2のMISトランジスタが形成された非シリサイド領域とを有する半導体装置の製造方法であって、
半導体基板上の全面に保護絶縁膜を形成する保護絶縁膜形成工程と、
前記半導体基板の前記シリサイド領域に、前記保護絶縁膜を介して前記第1のMISトランジスタのソース・ドレイン形成用の第1の不純物をイオン注入する第1のイオン注入工程と、
前記半導体基板の前記非シリサイド領域に、前記保護絶縁膜を介して前記第2のMISトランジスタのソース・ドレイン形成用の第2の不純物をイオン注入する第2のイオン注入工程と、
前記第1のイオン注入工程及び前記第2のイオン注入工程を行った後に、前記保護絶縁膜が形成された状態で、前記半導体基板中に注入された前記第1の不純物及び前記第2の不純物を活性化するための熱処理を行って、前記第1のMISトランジスタの第1のソース・ドレイン領域及び前記第2のMISトランジスタの第2のソース・ドレイン領域を形成する熱処理工程と、
前記熱処理工程の後に、前記シリサイド領域の前記保護絶縁膜を除去し、前記非シリサイド領域に前記保護絶縁膜を残存させる絶縁膜パターニング工程と、
前記絶縁膜パターニング工程の後に、前記第1のソース・ドレイン領域上に選択的に第1のシリサイド層を形成するシリサイド形成工程と、
前記シリサイド形成工程の後に、前記絶縁膜パターニング工程で残存する前記保護絶縁膜を有した基板上の全面に層間絶縁膜を形成する層間絶縁膜形成工程と
を有することを特徴とする半導体装置の製造方法。 - 前記熱処理工程の後で、前記絶縁膜パターニング工程の前に、前記保護絶縁膜上に上部絶縁膜を形成する工程を有し、
前記絶縁膜パターニング工程では、前記シリサイド領域の前記保護絶縁膜及び前記上部絶縁膜を除去し、前記非シリサイド領域に前記保護絶縁膜及び前記上部絶縁膜を残存させ、
前記層間絶縁膜形成工程では、前記絶縁膜パターニング工程で残存する前記保護絶縁膜及び前記上部絶縁膜を有した基板上の全面に前記層間絶縁膜を形成することを特徴とする請求項4記載の半導体装置の製造方法。 - 前記第1のイオン注入工程で注入される第1の不純物と前記第2のイオン注入工程で注入される前記第2の不純物とは、同一の不純物であり、前記第1のイオン注入工程と前記第2のイオン注入工程とは、同一のイオン注入工程で行なうことを特徴とする請求項4又は5記載の半導体装置の製造方法。
- 前記保護絶縁膜形成工程の前に、
前記シリサイド領域の前記半導体基板上に前記第1のMISトランジスタの第1のゲート絶縁膜を形成する第1の工程と、
前記非シリサイド領域の前記半導体基板上に前記第2のMISトランジスタの第2のゲート絶縁膜を形成する第2の工程と、
前記第1の工程及び前記第2の工程を行った後に、基板上に半導体層を形成する第3の工程と、
前記半導体層をパターニングして、前記第1のゲート絶縁膜上に前記第1のMISトランジスタの第1のゲート電極を形成するとともに、前記第2のゲート絶縁膜上に前記第2のMISトランジスタの第2のゲート電極を形成する第4の工程と、
前記第1のゲート電極の側面上に第1のサイドウォールを形成するとともに、前記第2のゲート電極の側面上に第2のサイドウォールを形成する第5の工程とを備え、
前記第1のイオン注入工程では、前記第1のゲート電極及び前記第1のサイドウォールをマスクにして、前記第1のMISトランジスタのソース・ドレイン形成用のイオン注入を行ない、
前記第2のイオン注入工程では、前記第2のゲート電極及び前記第2のサイドウォールをマスクにして、前記第2のMISトランジスタのソース・ドレイン形成用のイオン注入を行ない、
前記シリサイド形成工程では、前記第1のソース・ドレイン領域上に選択的に前記第1のシリサイド層を形成するとともに、前記第1のゲート電極上に選択的に第2のシリサイド層を形成することを特徴とする請求項4〜6のうちのいずれかの1項に記載の半導体装置の製造方法。 - 前記保護絶縁膜は、酸窒化膜であることを特徴とする請求項4〜7のうちのいずれかの1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003353084A JP2005123216A (ja) | 2003-10-14 | 2003-10-14 | 半導体装置及びその製造方法 |
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JP2005123216A true JP2005123216A (ja) | 2005-05-12 |
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JP2003353084A Pending JP2005123216A (ja) | 2003-10-14 | 2003-10-14 | 半導体装置及びその製造方法 |
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JP (1) | JP2005123216A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100713315B1 (ko) | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 공정 시 논-살리사이드 형성 방법 |
JP2009016427A (ja) * | 2007-07-02 | 2009-01-22 | Rohm Co Ltd | Cmos型半導体集積回路の製造方法 |
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2003
- 2003-10-14 JP JP2003353084A patent/JP2005123216A/ja active Pending
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