JP2006186180A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 簡易な構成でオフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタＴｒＡのサイドウォール１０５の厚みをトランジスタＴｒＢのサイドウォール１０５の厚みよりも薄くする。トランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０５の底部とは、基板の主面方向から見たときに重なる位置にある。シリサイド層１０８は、高濃度不純物拡散層１０６内に限って形成される。これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜１１の形成後で、かつ、シリサイド層１０８を形成する前にトランジスタＴｒＡに高濃度不純物拡散層１０６を形成することで実現できる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、シリサイド層を有するトランジスタを備えた半導体装置およびその製造方法に関する。
ＭＯＳトランジスタ等を備えた半導体装置では、耐熱性が高く、かつ低抵抗が得られる配線として、高融点金属のシリサイドからなるシリサイド層が用いられている。このようなシリサイド層を形成するための技術の一つとして、シリコン基板に形成された拡散層や多結晶シリコンからなるゲート電極といったシリコン材料を、チタン（Ｔｉ）やコバルト（Ｃｏ）等の高融点金属と反応させることにより高融点金属シリサイド（以下、シリサイドと称す）を形成し、エッチング処理により未反応の高融点金属を選択的に除去することで自己整合的にシリサイド層を残存させる、サリサイド技術がある。
例えば、特許文献１には、サリサイド技術によりシリサイド層が形成されたＭＯＳトランジスタ（以下、シリサイド化トランジスタと称す）と、シリサイド層が形成されていないＭＯＳトランジスタ（以下、非シリサイド化トランジスタと称す）とを同一基板上に備えた半導体装置が提案されている。この半導体装置では、サリサイド技術により、シリサイド化トランジスタと非シリサイド化トランジスタとを同時に半導体基板上に形成することができる。シリサイド化トランジスタを含む半導体装置では、ノイズ等のように突発的にトランジスタに高電圧が外部から印加された場合に、シリサイド層が形成されていることでトランジスタが破壊されやすく、リーク電流が発生する。そのため、特許文献１に記載のように、シリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に備えた半導体装置の利用が、近年、広まっている。
図７は、シリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に備えた半導体装置の構成を示す断面図である。図７において、半導体基板１０１には、シリサイド化ＭＯＳトランジスタＴｒＡと非シリサイド化ＭＯＳトランジスタＴｒＢとが形成されている。シリサイド化ＭＯＳトランジスタＴｒＡは、ソースおよびドレイン拡散層を構成する拡散層並びにゲート電極１０２の表面に、シリサイド層１０８が形成されている。また、ＭＯＳトランジスタＴｒＢは、その表面をＣＶＤ酸化膜１１１で覆われており、これによりシリサイド層の形成が防止されている。このような構成を有する半導体装置は、図８に示す各工程を経た製造方法により、シリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢを、半導体基板１０１上に同時に形成できる。なお、以下の説明では、シリサイド層を含む領域をシリサイド化領域Ａ、シリサイド層を含まない領域を非シリサイド化領域Ｂとして説明する。
図８は、図７に示す半導体装置を製造する過程における各段階での基板およびその上面の断面図を示す。図８（ａ）に示す仕掛状態の半導体装置を得るためには、まず、半導体基板１０１の主面にシリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢを形成するためのゲート酸化膜１０３およびポリシリコン膜を堆積する。次に、両者を所望の形状にパターン形成することにより、ゲート酸化膜１０３の上にゲート電極１０２を形成する。そして、得られたゲート電極１０２をマスクとして、ゲート電極１０２下のチャネル領域に高電界がかからないように半導体基板１０１の主面にＮ型の不純物を導入する。これにより、ソースおよびドレイン拡散層を構成する、不純物濃度の低いＮ型（以下、Ｎ- 型と標記する）拡散層が形成される。以下、このＮ- 拡散層をＬＤＤ層１０４と称す。
図８（ｂ）は、シリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢを形成するためのゲート電極１０２の側壁に、サイドウォール１０５を形成した状態を示す。サイドウォール１０５は、以下の手順で形成される。まず、図８（ａ）に示す状態の半導体基板１０１の全面にＣＶＤ酸化膜（図示せず）を堆積する。次に、反応性イオンエッチングにより、ＣＶＤ酸化膜を半導体基板１０１の表面が露呈されるまでエッチバックする。これにより、ゲート電極１０２の側壁には、自己整合的にサイドウォール１０５が形成される。
図８（ｃ）は、シリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢを形成するためのＬＤＤ層１０４の内部に、ＬＤＤ層１０４よりも不純物濃度の高いＮ型（以下、Ｎ+ 型と標記する）の高濃度不純物拡散層１０６を形成した状態を示す。高濃度不純物拡散層１０６は、サイドウォール１０５を利用した自己整合法により、ＬＤＤ層１０４に高濃度のイオン注入を行うことにより形成される。
図８（ｄ）は、半導体基板１０１の主面にＣＶＤ酸化膜１１１を形成した状態を示す。このＣＶＤ酸化膜１１１は、ＣＶＤ法により半導体基板１０１の全面を覆うように形成される。ＣＶＤ酸化膜１１１は、後述のように、シリサイド化領域Ａと非シリサイド化領域Ｂとを選択的に形成するために利用されるものである。
図８（ｅ）は、ＣＶＤ酸化膜１１１を選択的にエッチング処理した状態を示す。このような状態のＣＶＤ酸化膜１１１を得るためには、まず、シリサイド化領域Ａを覆うＣＶＤ酸化膜１１１のみにフッ化水素酸（ＨＦ）系のウエットエッチング処理を施す。これにより、シリサイド化領域Ａを覆うＣＶＤ酸化膜１１１のみが選択的に除去されるとともに、非シリサイド化領域Ｂを覆うＣＶＤ酸化膜１１１は、非シリサイド化領域Ｂのマスキングとして残る。なお、ウエットエッチング処理により、シリサイド化ＭＯＳトランジスタＴｒＡのサイドウォール１０５の厚みは、オーバーエッチング分だけ膜減りする。
図８（ｆ）は、半導体基板１０１の全面に高融点金属膜１０７を形成した状態を示す。高融点金属膜１０７は、チタン（Ｔｉ）またはコバルト（Ｃｏ）等の高融点金属を、半導体基板１０１の全面にスパッタリングすることにより得られる。
図８（ｇ）は、シリサイド化ＭＯＳトランジスタＴｒＡと非シリサイド化ＭＯＳトランジスタＴｒＢとが形成された半導体装置の状態を示す。このような集積回路が形成された半導体基板１０１を得るためには、まず、上記図８（ｆ）に示す工程で形成された高融点金属膜１０７に第１の熱処理を施す。これにより、シリコン材料と高融点金属膜１０７とが接触している部分ではシリサイドが形成され、それ以外の部分では高融点金属膜１０７は未反応の状態で残る。次に、第１の熱処理で反応しなかった高融点金属膜１０７をウエットエッチング処理により除去した後、第２の熱処理を行う。これにより、シリサイド化ＭＯＳトランジスタＴｒＡにおけるＬＤＤ層１０４およびゲート電極１０２の表面にのみ自己整合的にシリサイド層１０８が形成され、同一基板上に、シリサイド化ＭＯＳトランジスタＴｒＡと非シリサイド化ＭＯＳトランジスタＴｒＢとが同時に形成される。
上記のような工程により、シリサイド化領域Ａと非シリサイド化領域Ｂとが形成された半導体基板１０１には、引き続き、従来公知の手法により層間絶縁膜や配線等の形成が行われ、半導体装置となる。
特開２００２−１６４３５５号公報
しかしながら、上記のような工程で製造された半導体装置では、図８（ｅ）に示す工程においてＣＶＤ酸化膜１１１をウエットエッチングする際に、シリサイド化ＭＯＳトランジスタＴｒＡのサイドウォール１０５の膜厚が、オーバーエッチング分だけ膜減りする。具体的には、図８（ｄ）に示す工程までは、サイドウォール１０５の底部は、基板の主面方向から見たときに高濃度不純物拡散層１０６の表面と重なる位置にあったが、ウエットエッチング後は、膜減りによってサイドウォール１０５の底部と高濃度不純物拡散層１０６の表面とは重ならない位置にある。これにより、図８（ｆ）に示す工程において形成された高融点金属膜１０７は、高濃度不純物拡散層１０６の全面と接触するようになる。したがって、図８（ｇ）に示す工程において形成されるシリサイド層１０８は、高濃度不純物拡散層１０６の全面に形成されるとともに、その端部は熱拡散によりＬＤＤ層１０４にまで延びるようになる。
このようにシリサイド層１０８が高濃度不純物拡散層１０６をはみ出してＬＤＤ層１０４にまで形成された半導体装置では、トランジスタのオフリーク特性が低下しやすいという問題がある。この理由について以下に説明する。図９は、図７に示す半導体装置において、シリサイド化ＭＯＳトランジスタＴｒＡのドレイン拡散層に電界をかけたときの状態を示す模式図である。図９において、ドレイン拡散層に電界をかけると、Ｐ型の半導体基板１０１とＮ- 型のＬＤＤ層１０４との接合面に空乏層１０９が形成される。空乏層１０９は、印加される電界の条件によっては、半導体基板１０１の側に広がるだけでなくＬＤＤ層１０４の側に向けても広がるが、このときの空乏層１０９は、不純物濃度の低いＬＤＤ層１０４の内部では広がりやすいものの、不純物濃度の高い高濃度不純物拡散層１０６の内部では広がり難いという特徴を有する。そのため、ＬＤＤ層１０４の側に向かって広がった空乏層１０９は、ＬＤＤ層１０４と高濃度不純物拡散層１０６との界面でその伸びが止まる。
このような空乏層１０９が生じると、図９に示す半導体装置では、シリサイド層１０８がＬＤＤ層１０４の内部にまではみ出しているため、空乏層１０９とシリサイド層１０８とがＬＤＤ層１０４の内部で接触する。空乏層１０９とシリサイド層１０８との接触が生じると、図９において矢印Ｒで示すように、シリサイド層１０８から半導体基板１０１の方向に向けてリークパスが発生し、約１ｐＡ／μｍ程度のリーク電流が容易に流れる。これにより、トランジスタのオフリーク特性が劣化するという問題点が生じる。
このような現象は、最近の高密度微細寸法素子パターンで形成されるトランジスタ等において顕著である。例えば、０．２５μｍ以下のプロセス技術で製造されたＮチャンネルＭＯＳトランジスタであれば、電源電圧が２．５〜５Ｖ程度であるが、ＬＤＤ層１０４と半導体基板１０１との接合面からＬＤＤ層１０４と高濃度不純物拡散層１０６との接合面までの水平距離が０．１μｍ以下であり、垂直距離も０．１μｍ以下である。そのため、空乏層１０９はＬＤＤ層１０４の全体に広がりやすくなっており、上記した問題が生じやすいことから、オフリーク特性の改善が求められている。
そこで、特許文献１には、サイドウォール１０５をＣＶＤ酸化膜と窒化膜との２層構造とするとともに、窒化膜を表面側に配置することでサイドウォール１０５の膜減りを防止するようにした半導体装置が提案されている。しかしながら、このような構成の半導体装置は、サイドウォール１０５の膜減りは防止できるものの、サイドウォール１０５を積層構造としなければならないため、工程が煩雑となる。
それ故に、本発明は、オフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置およびその製造方法を提供することを目的とする。
上記の課題を解決する発明は、シリサイド層が形成された第１のトランジスタとシリサイド層が形成されていない第２のトランジスタとを有する半導体装置に向けられている。この半導体装置において第１および第２のトランジスタは、半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極、ゲート電極の両側壁に形成されたサイドウォール、および半導体基板の主面に形成されたソースおよびドレイン拡散層とを備える。また、第１のトランジスタにおいて、サイドウォールの厚みは第２のトランジスタに係るサイドウォールの厚みよりも薄く、ソースおよびドレイン拡散層は、低濃度不純物拡散層と、低濃度不純物拡散層の内部に形成され、この低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層とを有する。そして、高濃度不純物拡散層の表面とサイドウォールの底部とは半導体基板の主面方向から見たときに重なる位置にあり、シリサイド層は、高濃度不純物拡散層内に限って形成されている。
このような構成を有することにより、第１のトランジスタにおいて、半導体基板と低濃度不純物拡散層との界面で発生した空乏層がシリサイド層と接触することがなくなり、リーク電流の発生を抑制することができ、オフリーク特性の改善が図れる。
また、第２のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡散層のみで構成されていてもよく、あるいは、低濃度不純物拡散層と高濃度不純物拡散層とで構成されていても良い。
また、本発明は、シリサイド層が形成された第１のトランジスタとシリサイド層が形成されていない第２のトランジスタとを有する半導体装置の製造方法にも向けられている。この製造方法では、まず、半導体基板の主面にゲート絶縁膜を介して第１および第２のトランジスタのゲート電極を形成する。次に、ゲート電極をマスクとして半導体基板の主面に第１および第２のトランジスタの低濃度不純物拡散層を形成する。次に、ゲート電極の側壁に第１および第２のトランジスタのサイドウォールを形成する。次に、半導体基板の全面を覆う絶縁膜を形成する。次に、絶縁膜を、第１のトランジスタを覆う絶縁膜を除去するとともに第１のトランジスタを覆う絶縁膜を残すように選択的にエッチング処理する。次に、第１のトランジスタにおいて、ゲート電極およびサイドウォールをマスクとして、低濃度不純物拡散層の内部に、この低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する。次に、半導体基板の主面に第１および第２のトランジスタを覆う金属膜を形成し、金属膜と半導体基板とを反応させることによりシリサイドを形成する。そして、未反応の金属膜を選択的に除去することにより、第１のトランジスタにおける高濃度不純物拡散層内に限ってシリサイドにて形成されたシリサイド層を形成する。
このような製造方法によると、第１のトランジスタにおいて、エッチング処理後のサイドウォールをマスクとして高濃度不純物拡散層を形成しているため、半導体基板の主面方向から見たときに、高濃度不純物拡散層の表面とサイドウォールの底部とが重なる位置にある状態でシリサイド層を形成することができる。このような状態で形成されたシリサイド層は、高濃度不純物拡散層内に限って形成することができるため、シリサイド層と空乏層との接触を解消でき、これによりオフリーク特性の改善が図れる。
また、絶縁膜を形成する工程に先立って、第２のトランジスタにおけるゲート電極およびサイドウォールをマスクとして、低濃度不純物拡散層の内部に、この低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する工程をさらに含んでいても良い。また、絶縁膜のエッチング処理は、ウエットエッチングである。さらに、金属膜は、チタン、コバルト、およびニッケルから選ばれるいずれかであることが好ましい。
以上のように本発明の半導体装置によれば、シリサイド層がソースおよびドレイン拡散層を構成する高濃度不純物拡散層内に限って形成されているため、半導体基板とソースおよびドレイン拡散層との界面で空乏層が生じても、この空乏層とシリサイド層との接触を解消できるため、オフリーク特性の向上が図れる。また、本発明の半導体装置の製造方法によれば、上記のようにシリサイド層が高濃度不純物拡散層内に限って形成されることにより、オフリーク特性が改善されたシリサイド化トランジスタと非シリサイド化トランジスタとを、同一基板上に同時に形成することができる。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について説明する。図１（ａ）は、本実施形態に係る半導体装置の構成を示す断面図である。図１（ａ）において、半導体装置は、シリサイド化ＭＯＳトランジスタＴｒＡと非シリサイド化ＭＯＳトランジスタＴｒＢとを同一基板上に含む集積回路を備え、シリサイド層を含むシリサイド化領域Ａと、シリサイド層を含まない非シリサイド化領域Ｂとが形成されている。図１（ａ）において、半導体装置は、半導体基板１０１、ゲート電極１０２、ゲート酸化膜１０３、ＬＤＤ層１０４、サイドウォール１０５、高濃度不純物拡散層１０６、シリサイド層１０８、およびＣＶＤ酸化膜１１１を備える。
半導体基板１０１は、Ｐ型半導体で構成されたシリコン基板である。ゲート電極１０２は、多結晶ポリシリコンからなり、半導体基板１０１の主面に形成される。ゲート酸化膜１０３は、半導体基板１０１の主面に形成され、半導体基板１０１とゲート電極１０２とを絶縁する。ＬＤＤ層１０４は、半導体基板１０１の主面に、半導体基板１０１と反対導電型のＮ型不純物をイオン注入法等により導入することにより形成されたＮ- 型拡散層である。高濃度不純物拡散層１０６は、ＬＤＤ層１０４の内部に、このＬＤＤ層１０４の不純物濃度よりも不純物濃度が高くなるようにＮ型不純物をイオン注入法等により導入することにより形成されたＮ+ 型拡散層である。サイドウォール１０５は、ゲート電極１０２の側壁に形成された絶縁膜である。シリサイド層１０８は、シリコン材料と高融点金属とを反応させることにより形成されたシリサイドにて形成される。ＣＶＤ酸化膜１１１は、非シリサイド化領域Ｂを形成するために使用されるものであり、シリサイド化を防止する。
ここで、本実施形態に係る半導体装置の特徴部分であるシリサイド化ＭＯＳトランジスタＴｒＡについて説明する。シリサイド化ＭＯＳトランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０３の底部とは、半導体基板１０１の主面方向から見たときに重なる位置にある。この点について、より詳細に説明する。図１（ｂ）は、シリサイド化ＭＯＳトランジスタＴｒＡの要部を模式的に示した模式図である。図１（ｂ）において、矢印で示す直線は、高濃度不純物拡散層１０６とＬＤＤ層１０４との接合位置を０とし、矢印方向を正（＋）、反対方向を負（−）で表したものである。本実施形態に係る半導体装置では、半導体基板１０１の主面方向から見たときに、高濃度不純物拡散層１０６の表面とサイドウォール１０３の底部との重なりがΔｘだけあり、Δｘ＞０となる。
なお、図９に示した従来の半導体装置であれば、シリサイド化ＭＯＳトランジスタＴｒＡにおいて、サイドウォール１０３の底部は、半導体基板１０１の主面方向から見たときにＬＤＤ層１０４と重なる位置にあり、サイドウォール１０３の底部とＬＤＤ層１０４と重なりΔｘは、Δｘ＜０となる。
また、本実施形態に係る半導体装置において、シリサイド化ＭＯＳトランジスタＴｒＡのソースおよびドレイン拡散層に形成されたシリサイド層１０８は、高濃度不純物拡散層１０６内に限って形成される。このような形状のシリサイド層１０８は、後述する本実施形態に係る製造方法により、実現できる。
なお、本実施形態に係る半導体装置において、非シリサイド化ＭＯＳトランジスタＴｒＢは、例えば、半導体集積回路においてサージ等の影響を受けやすい入出力部保護回路に用いられる。また、非シリサイド化ＭＯＳトランジスタＴｒＢは、シリサイド化ＭＯＳトランジスタＴｒＡにおいて、ＬＤＤ層１０４に形成されたシリサイド層１０８をゲート電極１０２から遠ざけて、ゲート電極１０２下のチャネル部におけるソース・ドレイン拡散層電極間を高抵抗にし、規定以上の高電流が半導体チップ端子に入力された場合も、トランジスタが破壊されないよう半導体基板内部に形成されたメイン回路を保護する目的にも使用される。
以下に、本実施形態に係る半導体装置の製造方法について、具体例を挙げて説明する。図２は、図１に示す半導体装置を製造する過程における各工程での基板の状態を示す断面図である。図２（ａ）は、半導体基板１０１の主面にシリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢを形成するための仕掛状態を示す。このような仕掛状態の半導体装置を得るためには、まず、半導体基板１０１の主面に、厚み９０Åのシリコン酸化膜を堆積して、ゲート酸化膜１０３を形成する。次に、ゲート酸化膜１０３の上に、厚み２０００Åとなるようにポリシリコン膜を堆積する。次に、ゲート酸化膜１０３およびポリシリコン膜に選択的にエッチング処理を施すことにより、所望の形状にパターニングされたゲート電極１０２を形成する。そして、得られたゲート電極１０２を利用した自己整合法により、半導体基板１０１の主面にソースおよびドレイン拡散層を形成する。具体的には、ゲート電極１０２下のチャネル領域に高電界がかからないように、半導体基板１０１の主面に向けてリン等のＮ型不純物をイオン注入する。これにより、不純物濃度が５Ｅ１７ｃｍ-3である、ソースおよびドレイン拡散層を構成するＬＤＤ層１０４が形成される。
図２（ｂ）は、ゲート電極１０２の側壁にサイドウォール１０５を形成した状態を示す。このような状態のサイドウォール１０５を得るためには、まず、図２（ａ）に示す状態の半導体基板１０１の全面に、厚み１５００ÅのＣＶＤ酸化膜（図示せず）を堆積する。そして、反応性イオンエッチングにより、このＣＶＤ酸化膜を半導体基板１０１の表面が露呈されるまでエッチバックする。これにより、ゲート電極１０２の側壁に自己整合的にサイドウォール１０５が形成される。サイドウォール１０５の厚みは、約１００ｎｍである。
図２（ｃ）は、半導体基板１０１の全面に、厚み３００ÅのＣＶＤ酸化膜１１１を形成した状態を示す。ＣＶＤ酸化膜１１１は、シリサイド化領域Ａと非シリサイド化領域Ｂとを選択的に形成するために利用される。
図２（ｄ）は、ＣＶＤ酸化膜１１１に選択的にエッチング処理を施した状態を示す。このような状態のＣＶＤ酸化膜１１１を得るためには、シリサイド化領域Ａを覆うＣＶＤ酸化膜１１１のみにＨＦ系のウエットエッチング処理を施す。これにより、シリサイド化領域Ａを覆うＣＶＤ酸化膜１１１のみが選択的に除去されるとともに、非シリサイド化領域Ｂを覆うＣＶＤ酸化膜１１１は、非シリサイド化領域Ｂのマスキングとして残る。なお、ウエットエッチング処理により、シリサイド化ＭＯＳトランジスタＴｒＡのサイドウォール１０５の厚みは、オーバーエッチング分だけ膜減りすることとなる。ここでは、ウエットエッチング処理におけるエッチング量を、オーバーエッチマージンを考慮して、ＣＶＤ酸化膜１１１を５００Åだけエッチングできる量に設定した。これにより、シリサイド化ＭＯＳトランジスタＴｒＡにおけるサイドウォール１０５は、その膜厚がオーバーエッチング分である２００Åだけ膜減りして膜厚が約８０ｎｍとなった。
図２（ｅ）は、シリサイド化ＭＯＳトランジスタＴｒＡのＬＤＤ層１０４の内部に高濃度不純物拡散層１０６を形成した状態を示す。高濃度不純物拡散層１０６は、上記した図２（ｅ）の工程において膜減りしたサイドウォール１０５を利用した自己整合法により形成される。具体的には、ゲート電極１０２およびサイドウォール１０５をマスクとして、半導体基板１０１に、砒素等のＮ型不純物を通常ソース・ドレイン拡散層に対して行われるよりも低ドーズでイオン注入することにより得られる。高濃度不純物拡散層１０６における不純物濃度は、１Ｅ１９ｃｍ-3である。
図２（ｆ）は、半導体基板１０１の全面に高融点金属膜１０７を形成した状態を示す。高融点金属膜１０７は、高融点金属であるＣｏを半導体基板１０１の全面に厚み２００Åとなるようにスパッタリングすることにより得られる。
図２（ｇ）は、半導体基板１０１の主面にシリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢが形成された状態を示す。このような状態の半導体基板１０１を得るためには、まず、高融点金属膜１０７に、５００℃で６０秒間の第１の熱処理を施す。これにより、ＣＶＤ酸化膜１１１で覆われていない半導体基板１０１の主面およびゲート電極１０２は高融点金属膜１０７と反応して、Ｃｏシリサイドが形成される。一方、ＣＶＤ酸化膜１１１で覆われた非シリサイド化領域Ｂにおいては、Ｃｏシリサイドの形成は行われない。次に、第１の熱処理において反応しなかった高融点金属膜１０７をウエットエッチングにより選択的に除去する。そして、８００℃で１０秒間の第２の熱処理を行う。これにより、シリサイド化ＭＯＳトランジスタＴｒＡの高濃度不純物拡散層１０６の内部およびゲート電極１０２の表面にのみ、自己整合的にＣｏシリサイドからなるシリサイド層１０８が形成される。また、非シリサイド化ＭＯＳトランジスタＴｒＢは、表面を覆う高融点金属膜１０７が除去され、ＣＶＤ酸化膜１１１で覆われた状態となる。そして、シリサイド化ＭＯＳトランジスタＴｒＡおよび非シリサイド化ＭＯＳトランジスタＴｒＢが同一基板上に形成された集積回路が得られるとともに、シリサイド層を含むシリサイド化領域Ａと、シリサイド層を含まない非シリサイド化領域Ｂとが形成される。
以上のように本実施形態に係る半導体装置の製造方法によると、図２（ｅ）の工程に示したように、シリサイド化を防止するためのＣＶＤ酸化膜１１１を選択的に除去した後、シリサイド化ＭＯＳトランジスタＴｒＡに対して高濃度不純物拡散層１０６を形成するためのイオン注入が行われる。これにより、半導体基板１０１の主面方向から見たときに、高濃度不純物拡散層１０６の表面とサイドウォール１０５の低部とは重なる位置にある。このような状態の半導体基板１０１の表面に自己整合的に形成されたシリサイド層１０８は、ＬＤＤ層１０４へはみ出すことなく高濃度不純物拡散層１０６の領域内に形成される。
上記のように構成された半導体装置では、シリサイド化ＭＯＳトランジスタＴｒＡにおけるドレイン拡散層に３．３Ｖを印加し、ゲート電極１０２、ソース領域、および半導体基板１０１に０Ｖを印加すると、Ｐ型半導体基板１０１とＬＤＤ層１０４との境界には空乏層１０９が形成され、この空乏層１０９は、逆バイアス印加により伸びる。図１（ｃ）は、シリサイド化ＭＯＳトランジスタＴｒＡにおいて空乏層１０９が生じた状態を示す。図１（ｃ）において、空乏層１０９は、シリサイド層１０８と接触することなく、リークパスが発生しないため、オフリーク特性を向上することができる。また、サイドウォール１０５は、単層構造であることから、上記した特許文献１に較べて製造工程の簡易化が図れる。
なお、上記した製造工程では、非シリサイド化ＭＯＳトランジスタＴｒＢには高濃度不純物拡散層１０６は形成されないが、このような非シリサイド化ＭＯＳトランジスタＴｒＢは、保護回路での使用や、高速性や高電流駆動性を要求されない部分に用いる回路において新規に回路設計すれば問題はない。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。図３に示す半導体装置は、非シリサイド化ＭＯＳトランジスタＴｒＢのソースおよびドレイン拡散層を構成するＬＤＤ層１０４の内部に高濃度不純物拡散層１０６が形成されているが、それ以外の構成は、上記第１の実施形態に係る半導体装置と同様の構成である。このような構成を有する非シリサイド化ＭＯＳトランジスタＴｒＢを備えた半導体装置であれば、第１の実施形態に係る半導体装置では適用できなかった、既存の回路保護技術を用いた従来どおりの回路設計が可能となる。
図４は、上記のように構成された半導体装置を製造する過程における各工程の基板の状態を示す断面図である。図４において、図４（ａ）、および図４（ｃ）〜図４（ｇ）に示す工程は、図２（ａ）、および図２（ｃ）〜図２（ｇ）に示す工程と同様であるのでここでは説明を省略する。
図４（ｂ）は、ゲート電極１０２の側壁にサイドウォール１０５を形成するとともに、非シリサイド化ＭＯＳトランジスタＴｒＢのＬＤＤ層１０４に、高濃度不純物拡散層１０６を形成した状態を示す。このような状態の基板を得るためには、まず、図２（ｂ）示す工程と同様にして、各トランジスタのゲート電極１０２の側壁に自己整合的にサイドウォール１０５を形成する。次に、非シリサイド化ＭＯＳトランジスタＴｒＢに、サイドウォール１０５を利用した自己整合法により、半導体基板１０１の主面に砒素等のＮ型不純物を通常のソースおよびドレイン拡散層に対して行われるよりも低ドーズ量でイオン注入を行い、不純物濃度が１Ｅ１９ｃｍ-3である高濃度不純物拡散層１０６を形成する。このとき、シリサイド化ＭＯＳトランジスタＴｒＡは、イオン注入が行われないようにマスク等で覆っておく。
その後、図４（ｃ）〜図４（ｇ）に示す工程において、図２（ｃ）〜図２（ｇ）に示す工程と同様の処理を行うことで、本実施形態に係る半導体装置が得られる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。図５において、シリサイド化領域Ａには、第１および第２の実施形態と同様に構成されたシリサイド化ＭＯＳトランジスタＴｒＡと、従来と同様の構成を有するシリサイド化ＭＯＳトランジスタＴｒＣとが形成されており、非シリサイド化領域Ｂには、第２の実施形態と同様に構成された非シリサイド化トランジスタＴｒＢが形成されている。このように各種のトランジスタを備えた半導体装置は、第２の実施形態に係る半導体装置よりもさらに広い範囲の半導体装置に適用できる。
以下に、本実施形態に係る半導体装置の製造方法について、具体例を挙げて説明する。図６は、図５に示す半導体装置を製造する過程における各工程での基板の状態を示す断面図である。図６（ａ）は、半導体基板１０１の主面にシリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣ、並びに非シリサイド化ＭＯＳトランジスタＴｒＢを形成するための仕掛状態を示す。図６（ａ）に示す仕掛状態の半導体基板を得るためには、図２（ａ）で説明した工程と同様にして、各トランジスタが形成される領域に、ゲート酸化膜１０３を介してゲート電極１０２を形成する。そして、得られたゲート電極１０２を利用した自己整合法により、半導体基板１０１の主面にソースおよびドレイン拡散層となるＬＤＤ層１０４を形成する。
図６（ｂ）は、各トランジスタにおいて、ゲート電極１０２の側壁にサイドウォール１０５を形成するとともに、シリサイド化ＭＯＳトランジスタＴｒＣおよび非シリサイド化ＭＯＳトランジスタＴｒＢのＬＤＤ層１０４に高濃度不純物拡散層１０６を形成した状態を示す。このような状態の基板を得るためには、まず、図２（ｂ）に示す工程と同様にして、各トランジスタのゲート電極１０２の側壁にサイドウォール１０５を形成する。次に、シリサイド化ＭＯＳトランジスタＴｒＣおよび非シリサイド化ＭＯＳトランジスタＴｒＢのＬＤＤ層１０４に、サイドウォール１０５を利用した自己整合法により、半導体基板１０１の主面にＮ型不純物を通常のソースおよびドレイン拡散層に対して行われるよりも低ドーズ量でイオン注入を行い、不純物濃度が１Ｅ１９ｃｍ-3である高濃度不純物拡散層１０６を形成する。このとき、シリサイド化ＭＯＳトランジスタＴｒＡは、イオン注入が行われないようにマスク等で覆っておく。
図６（ｃ）は、基板の全面をＣＶＤ酸化膜１１１で覆った状態を示す。ＣＶＤ酸化膜１１１は、図２（ｃ）において説明した手順により形成される。図６（ｄ）は、ＣＶＤ酸化膜１１１を選択的にエッチング処理した状態を示す。ＣＶＤ酸化膜１１１のエッチング処理は、図２（ｄ）において説明したものと同様であるが、本実施形態においては、シリサイド化領域Ａを覆うＣＶＤ酸化膜１１１、すなわち、シリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣを覆うＣＶＤ酸化膜１１１のみにＨＦ系のウエットエッチング処理を施す。これにより、シリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣが露出するとともに、非シリサイド化トランジスタＴｒＢは、ＣＶＤ酸化膜１１１で覆われたままの状態となる。また、シリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣにおけるサイドウォール１０５の厚みは、オーバーエッチング分だけ膜減りする。
図６（ｅ）は、シリサイド化ＭＯＳトランジスタＴｒＡのＬＤＤ層１０４の内部に高濃度不純物拡散層１０６を形成した状態を示す。高濃度不純物拡散層１０６は、図２（ｅ）に示す工程と同様に、膜減りしたサイドウォール１０５を利用した自己整合法により形成される。
図６（ｆ）は、半導体基板１０１の全面に高融点金属膜１０７を形成した状態を示す。高融点金属膜１０７は、図２（ｆ）に示す工程と同様にして形成される。
図６（ｇ）は、半導体基板１０１の主面にシリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣ、並びに非シリサイド化ＭＯＳトランジスタＴｒＢが形成された状態を示す。このような状態の半導体基板１０１は、図２（ｇ）に示す工程と同様にして形成される。これにより、シリサイド化ＭＯＳトランジスタＴｒＡおよびＴｒＣ、並びに非シリサイド化トランジスタＴｒＢという各種のトランジスタを、同一基板上に同時に形成することができる。
以上のように、本実施形態に係る半導体装置の製造方法によると、半導体装置に含まれる複数のトランジスタにおいて、所望のトランジスタにのみオフリーク特性を向上させることが可能となる。
なお、上記各実施形態では、ゲート電極１０２の上にシリサイド層１０８が形成されたＭＯＳトランジスタを例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート電極１０２の表面はシリサイド化されていなくても良い。また、上記各実施形態では、シリサイド層１０８を形成するシリサイドとしてＣｏシリサイドを例に挙げて説明したが、シリサイド層はＴｉシリサイドやＮｉシリサイド等で形成されていても良い。また、上記各実施形態で挙げたゲート電極１０２、サイドウォール１０５、およびＣＶＤ酸化膜１１１等の厚みや材料並びに熱処理条件等は、本発明の一例を示したものであり、上記各実施形態で示したものに限定されるものではない。さらに、上記各実施形態では、Ｐ型半導体基板にＮ型不純物層が形成されたトランジスタを例に挙げて説明したが、本発明は、Ｎ型半導体基板にＰ型不純物層が形成されたトランジスタ等にも適用可能である。
本発明の半導体装置およびその製造方法は、オフリーク特性の良いシリサイド化トランジスタと、シリサイド化されていないトランジスタとを同一基板上に実現できるという特徴を有するので、イメージセンサーや車載品半導体等に有用である。
本発明の第１の実施形態に係る半導体集積回路の構成を示す断面図、要部の拡大模式図、および空乏層の状態を示す断面図 同実施形態に係る半導体集積回路の製造工程を説明する図 本発明の第２の実施形態に係る半導体集積回路の構成を示す断面図 同実施形態に係る半導体集積回路の製造方法を説明する図 本発明の第３の実施形態に係る半導体集積回路の構成を示す断面図 同実施形態に係る半導体集積回路の製造方法を説明する図 従来の半導体集積回路の構成を示す断面図 従来の半導体集積回路の製造工程を説明する図 従来の半導体集積回路における空乏層の状態を示す断面図
符号の説明
１０１ 半導体基板
１０２ ゲート電極
１０３ ゲート酸化膜
１０４ ＬＤＤ層
１０５ サイドウォール
１０６ 高濃度不純物拡散層
１０７ 高融点金属膜
１０８ シリサイド層
１０９ 空乏層
１１１ ＣＶＤ酸化膜

Claims (7)

  1. シリサイド層が形成された第１のトランジスタとシリサイド層が形成されていない第２のトランジスタとを有する半導体装置であって、
    前記第１および第２のトランジスタは、
    半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の両側壁に形成されたサイドウォールと、
    前記半導体基板の主面に形成されたソースおよびドレイン拡散層とを備え、
    前記第１のトランジスタにおいて、
    前記サイドウォールの厚みは前記第２のトランジスタに係るサイドウォールの厚みよりも薄く、
    前記ソースおよびドレイン拡散層は、低濃度不純物拡散層と、前記低濃度不純物拡散層の内部に形成され当該低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層とを有し、
    前記高濃度不純物拡散層の表面と前記サイドウォールの底部とは前記半導体基板の主面方向から見たときに重なる位置にあり、
    前記シリサイド層は、前記高濃度不純物拡散層内に限って形成されていることを特徴とする、半導体装置。
  2. 前記第２のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡散層のみで構成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第２のトランジスタにおけるソースおよびドレイン拡散層は、低濃度不純物拡散層および高濃度不純物拡散層で構成されていることを特徴とする、請求項１に記載の半導体装置。
  4. シリサイド層が形成された第１のトランジスタとシリサイド層が形成されていない第２のトランジスタとを有する半導体装置の製造方法であって、
    半導体基板の主面にゲート絶縁膜を介して前記第１および第２のトランジスタのゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記半導体基板の主面に前記第１および第２のトランジスタの低濃度不純物拡散層を形成する工程と、
    前記ゲート電極の側壁に前記第１および第２のトランジスタのサイドウォールを形成する工程と、
    前記半導体基板の全面を覆う絶縁膜を形成する工程と、
    前記絶縁膜を、前記第１のトランジスタを覆う当該絶縁膜を除去するとともに前記第１のトランジスタを覆う当該絶縁膜を残すように選択的にエッチング処理する工程と、
    前記第１のトランジスタにおいて、前記ゲート電極および前記サイドウォールをマスクとして、前記低濃度不純物拡散層の内部に当該低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する工程と、
    前記半導体基板の主面に前記第１および第２のトランジスタを覆う金属膜を形成し、前記金属膜と前記半導体基板とを反応させることによりシリサイドを形成する工程と、
    未反応の金属膜を選択的に除去することにより、前記第１のトランジスタにおける前記高濃度不純物拡散層内に限って前記シリサイドにて形成されたシリサイド層を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
  5. 前記絶縁膜を形成する工程に先立って、前記第２のトランジスタにおける前記ゲート電極および前記サイドウォールをマスクとして前記低濃度不純物拡散層の内部に当該低濃度不純物拡散層よりも不純物濃度の高い高濃度不純物拡散層を形成する工程をさらに含むことを特徴とする、請求項４に記載の半導体装置の製造方法。
  6. 前記絶縁膜のエッチング処理は、ウエットエッチングであることを特徴とする、請求項４に記載の半導体装置の製造方法。
  7. 前記金属膜は、チタン、コバルト、およびニッケルから選ばれるいずれかであることを特徴とする、請求項４に記載の半導体装置の製造方法。

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085125A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及び半導体集積回路装置
KR100929239B1 (ko) 2006-11-27 2009-12-01 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5096055B2 (ja) * 2007-07-02 2012-12-12 ローム株式会社 Ｃｍｏｓ型半導体集積回路の製造方法
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03205865A (ja) * 1990-01-08 1991-09-09 Nec Corp 半導体装置の製造方法
JP3211374B2 (ja) * 1991-05-21 2001-09-25 ソニー株式会社 半導体装置及び半導体装置の製造方法
US5399526A (en) * 1991-06-28 1995-03-21 Sony Corporation Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer
JP2000133720A (ja) * 1998-10-23 2000-05-12 Sony Corp 半導体装置およびその製造方法
JP2000133615A (ja) * 1998-10-23 2000-05-12 Kawasaki Steel Corp 半導体集積回路装置の製造方法
US6593198B2 (en) * 2000-09-18 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3544535B2 (ja) * 2000-09-18 2004-07-21 松下電器産業株式会社 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085125A (ja) * 2006-09-28 2008-04-10 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及び半導体集積回路装置
KR100929239B1 (ko) 2006-11-27 2009-12-01 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법

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