JP3447231B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JP3447231B2 JP3447231B2 JP33169198A JP33169198A JP3447231B2 JP 3447231 B2 JP3447231 B2 JP 3447231B2 JP 33169198 A JP33169198 A JP 33169198A JP 33169198 A JP33169198 A JP 33169198A JP 3447231 B2 JP3447231 B2 JP 3447231B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- nitride film
- alignment mark
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、支持基板上に絶縁
膜を介して設けられた半導体膜上にＣＭＯＳトランジス
タを形成する時に必要なアライメントマークの形成方法
に関する。 【０００２】 【従来の技術】図４に、従来のＣＭＯＳトランジスタの
形成におけるアライメントマークの形成方法を示す。半
導体基板２０上に酸化膜２１を５００Å形成し、さら
に、酸化膜上に窒化膜５を１０００Å形成する。次に、
窒化膜５上にレジスト６を塗布してパターニングをおこ
ない、ウェルを形成するための開口部８を形成する。こ
の時、アライメントマーク７も形成される。アライメン
トマーク７も窒化膜の開口部である。次に、レジスト
６、窒化膜５をマスクとしてウェル形成のためのイオン
注入を行い、窒化膜５上に形成された開口部８から酸化
膜２１を通してイオン注入を行う。さらに、図５（２
６）に示すように、イオン注入された半導体基板２０に
窒化膜５をマスクとして酸化膜２２を３０００Å形成す
る。ここで、アライメントマーク７の部分も酸化され
る。この酸化工程は、次のＬＯＣＯＳ形成の工程であわ
せマークとなるアライメントマーク７の段差を、半導体
基板２０上につけるために必要な工程である。次に、図
５（２７）、（２８）に示すように、窒化膜５を除去
し、ウェルドライブインを行う。さらに、ウェル９部
分、アライメントマーク７部の酸化膜厚が３０００Åで
ある酸化膜２２を除去する。これにより、半導体基板上
にアライメントマークの段差（凹み）２３が１０００Å
程度形成される（図５（２９））。次に、半導体基板上
に酸化膜２４を３５０Å形成し、図６（３１）に示すよ
うに、さらにその上に窒化膜１３を１６００Å形成す
る。次に、窒化膜１３上にレジスト１４を塗布して、半
導体基板２０上に形成されている１０００Å程度の凹み
のアライメントマーク２３にあわせてパターニングを行
う。このパターニングは、ＬＯＣＯＳ形成のためのパタ
ーニングである。そして、窒化膜１３をエッチングし
て、ＬＯＣＯＳ１６を形成する部分は窒化膜１３を除去
する。この時、アライメントマーク部２５もＬＯＣＯＳ
１６を形成する。次に、図６（３４）に示すように、Ｌ
ＯＣＯＳ形成部には窒化膜１３が除去された状態で、酸
化を５５００Å行う。これにより、窒化膜１３が覆われ
ていない部分にＬＯＣＯＳ１６として酸化膜が５５００
Å形成され、かつ、アライメントマーク２５にも酸化膜
が５５００Å形成される。よって、アライメントマーク
は２０００Å程度の段差（凸）になる。次に、図６（３
５）に示すように、窒化膜１３を除去して、さらに、Ｌ
ＯＣＯＳ１６が形成されていない部分の酸化膜を除去し
て、ゲート酸化膜形成工程に進む。ここで、これ以降の
アライメント工程では、ＬＯＣＯＳ工程で形成された２
０００Å程度の凸にあわせてパターニングしていく。 【０００３】 【発明が解決しようとする課題】従来のＣＭＯＳトラン
ジスタの形成方法では、ウェルドライブインの工程まで
に、トータル約３５００Å厚の酸化膜形成工程がある。
ここで、この酸化膜形成工程を熱酸化で行った場合、半
導体基板の深さ方向にも酸化が拡がっていく。絶縁膜上
の半導体膜の厚みが２００から２０００ÅのＳＯＩウェ
ハで、従来のＣＭＯＳ形成方法を行うと、酸化膜工程で
半導体膜の深さ方向に酸化膜が拡がり、ウェルドライブ
インの工程までに半導体膜部分がすべて酸化膜になって
しまう。このような不具合を防ぐため、ウェル形成のた
めのイオン注入工程後の酸化膜形成工程では、酸化膜厚
を少なくする手段がとられる。しかし、従来のＣＭＯＳ
トランジスタ形成工程では、酸化膜形成後、ウェル部
分、アライメントマーク部分の酸化膜を除去した時にで
きる段差（凹み）を次の工程のアライメントマークとし
て使っているため、酸化膜厚を少なくするという手段
は、形成されたアライメントマークの段差（凹み）が少
ないということになる。そのため、次の工程以降でアラ
イメントを行う場合、このアライメントマークを確認す
ることが困難であった。 【０００４】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、ＬＯＣＯＳを形成して
いくと半導体膜の深さ方向にも酸化が拡がっていくた
め、半導体膜が２００〜３０００ÅのウェハではＬＯＣ
ＯＳが支持基板上の絶縁膜とつながってしまい、ＬＯＣ
ＯＳ厚を厚くすることができない。よって、アライメン
トマークの凸は段差が少なく、ＬＯＣＯＳ工程以降、こ
のアライメントマークでパターニングすることが困難と
なっていた。 【０００５】 【課題を解決するための手段】本発明は、支持基板の上
に絶縁膜を介して設けられた２００〜３０００Åの半導
体膜上に酸化膜を形成する工程と、前記酸化膜上に窒化
膜を形成する工程と、前記窒化膜をエッチングする工程
と、前記エッチングされた窒化膜の開口部を通して半導
体膜にイオン注入を行い、ウェルを形成する工程と、前
記窒化膜、前記酸化膜、前記半導体膜、前記支持基板上
の絶縁膜を貫通し、前記支持基板の一部にまで達するエ
ッチングを行ってアライメントマークを形成する工程
と、前記窒化膜、前記酸化膜を除去し、新たに酸化膜、
窒化膜を形成する工程と、前記窒化膜をエッチングする
工程と、前記エッチングされた窒化膜の開口部を酸化し
てＬＯＣＯＳを形成する工程と、前記窒化膜を除去する
工程を備える。これにより、ＳＯＩウェハの支持基板に
もアライメントマークが形成されることになり、これま
で、ウェルドライブインまでの酸化膜工程で凹みのアラ
イメントマークを形成する方法では、アライメントマー
クの段差が少なく、マークが確認できないという不具合
があったが、この不具合は解消される。 【０００６】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、半導体膜が２００〜３
０００Åのウェハでは、ＬＯＣＯＳを形成していくと半
導体膜の深さ方向にも酸化が拡がっていくため、支持基
板上の絶縁膜とつながってしまう。このため、ＬＯＣＯ
Ｓ厚を厚くすることができず、アライメントマークの凸
は段差が少なくてアライメントでマークを確認すること
が困難という不具合も解消される。 【０００７】 【発明の実施の形態】本発明の実施の形態を図１から図
３を基に説明する。図１（１）に示すように、支持基板
３の上に絶縁膜２を介して設けられた２００〜３０００
Å厚の半導体膜１を持つＳＯＩウェハに、１００Å厚程
度の熱酸化膜４を形成する（図１（２））。この熱酸化
膜４は、次の工程である窒化膜５成膜のためとウェルイ
オン注入時の基板ダメージ低減のために必要な成膜であ
る。次に図１（３）に示すように、酸化膜４上に窒化膜
５を１６００Å程度形成する。窒化膜５はウェル形成の
ためのイオン注入時、マスクとして機能するものであ
る。窒化膜５形成後、窒化膜５上にレジスト６を塗布し
て、パターニングを行う。次に図１（５）に示すよう
に、窒化膜５をエッチングして、ウェル９へのイオン注
入のための開口部８を形成する。この時、アライメント
マーク７もエッチングされ、窒化膜５厚みの凹みが形成
される。次に図２（６）に示すように、窒化膜５をマス
クとして酸化膜４ごしにイオン注入を行う。これによ
り、窒化膜５の開口部８のみにイオンが注入される。次
に図２（７）に示すように、アラメントマーク１０のパ
ターニングを行う。レジスト１１を塗布して、窒化膜５
上に形成されたアライメントマーク７にあわせてアライ
メント＆露光をした後、窒化膜５、酸化膜４、半導体膜
１、支持基板上の絶縁膜２を貫通し、支持基板３の一部
までをドライエッチングでエッチングする。この工程に
より、支持基板３上のすべての膜にアライメントマーク
が形成されたことになる。次に図２（９）、（１０）に
示すように、窒化膜５を除去してウェルドライブインを
行う。この時、ウェルドライブインは窒素雰囲気中で行
い、半導体膜１の膜厚が減少してしまう酸化膜形成を防
ぐ。次に図３（１１）に示すように、ＬＯＣＯＳ１６を
形成する工程に入る。ウェルドライブイン後のウェハに
熱酸化膜１２を１６０Å程度形成し、さらにその上に窒
化膜１３を１６００Å程度形成する。次にレジスト１４
を塗布して、ドライエッチングで形成されたアライメン
トマーク１０にあわせてアライメント＆露光を行い、Ｌ
ＯＣＯＳ１６のパターニングを行う。次に、窒化膜１３
をエッチングして、ＬＯＣＯＳ形成部を開口させる（図
３（１４））。この状態で、熱酸化炉に投入し、ＬＯＣ
ＯＳ１６を形成する。ＬＯＣＯＳ厚は、ＬＯＣＯＳ１６
が支持基板３上の絶縁膜２に達するように形成する。Ｌ
ＯＣＯＳ１６が形成された後、窒化膜１３を除去し、さ
らに、ＬＯＣＯＳ１６以外の部分の酸化膜をすべて除去
してゲート酸化工程に進む。ここで、ゲート酸化工程以
降のアライメント工程では、エッチングによって形成さ
れた半導体膜１、支持基板３上の絶縁膜２を貫通し、支
持基板３の一部も凹んだアライメントマーク１０にあわ
せてアライメントがなされる。 【０００８】本発明では、絶縁膜上の半導体膜１の厚み
を２００〜３０００Åとしている。これは、上記工程で
は、熱酸化工程で３００Å程度の酸化膜が形成されるた
め、半導体膜１上にＭＯＳトランジスタを形成させるに
は、少なくとも半導体膜１の厚みが２００Å以上でない
と形成できない。また、アライメントマーク７及び１０
は１０００Å程度の段差が形成されていないと確認する
ことが困難になる。ここで、従来のＭＯＳトランジスタ
の製造方法で、アライメントマークが１０００Åの段差
をもてるように製造すると、ＬＯＣＯＳ１６形成の工程
までに形成される酸化膜厚は、６０００Å程度となる。
このため、酸化膜厚が６０００Å程度の場合で半導体膜
上にＭＯＳトランジスタを形成させるには、半導体膜厚
は３０００Å程度である。これ以上の半導体膜１厚で
は、従来のアライメントマーク形成方法で対応すること
ができるので、本発明に適用される半導体膜の厚みは２
００〜３０００Åとなる。 【０００９】 【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。支持基
板の上に絶縁膜を介して設けられた２００〜３０００Å
の半導体膜上に酸化膜を形成する工程と、前記酸化膜上
に窒化膜を形成する工程と、前記窒化膜をエッチングす
る工程と、前記エッチングされた窒化膜の開口部を通し
て半導体膜にイオン注入を行い、ウェルを形成する工程
と、前記窒化膜、前記酸化膜、前記半導体膜、前記支持
基板上の絶縁膜を貫通し、前記支持基板の一部にまで達
するエッチングを行ってアライメントマークを形成する
工程と、前記窒化膜、前記酸化膜を除去し、新たに酸化
膜、窒化膜を形成する工程と、前記窒化膜をエッチング
する工程と、前記エッチングされた窒化膜の開口部を酸
化してＬＯＣＯＳを形成する工程と、前記窒化膜を除去
する工程からなる。これにより、ＳＯＩウェハの支持基
板にもアライメントマークが形成されることになり、こ
れまで、ウェルドライブインまでの酸化膜工程で凹みの
アライメントマークを形成する方法では、アライメント
マークの段差が少なく、マークが確認できないという不
具合があったが、この不具合が解消される効果がある。 【００１０】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、半導体膜が２００〜３
０００Åのウェハでは、ＬＯＣＯＳを形成していくと半
導体膜の深さ方向にも酸化が拡がっていくため、支持基
板上の絶縁膜とつながってしまう。このため、ＬＯＣＯ
Ｓ厚を厚くすることができず、アライメントマークの凸
は段差が少なくてアライメントでマークを確認すること
が困難という不具合があったが、この不具合も解消され
るという効果がある。
膜を介して設けられた半導体膜上にＣＭＯＳトランジス
タを形成する時に必要なアライメントマークの形成方法
に関する。 【０００２】 【従来の技術】図４に、従来のＣＭＯＳトランジスタの
形成におけるアライメントマークの形成方法を示す。半
導体基板２０上に酸化膜２１を５００Å形成し、さら
に、酸化膜上に窒化膜５を１０００Å形成する。次に、
窒化膜５上にレジスト６を塗布してパターニングをおこ
ない、ウェルを形成するための開口部８を形成する。こ
の時、アライメントマーク７も形成される。アライメン
トマーク７も窒化膜の開口部である。次に、レジスト
６、窒化膜５をマスクとしてウェル形成のためのイオン
注入を行い、窒化膜５上に形成された開口部８から酸化
膜２１を通してイオン注入を行う。さらに、図５（２
６）に示すように、イオン注入された半導体基板２０に
窒化膜５をマスクとして酸化膜２２を３０００Å形成す
る。ここで、アライメントマーク７の部分も酸化され
る。この酸化工程は、次のＬＯＣＯＳ形成の工程であわ
せマークとなるアライメントマーク７の段差を、半導体
基板２０上につけるために必要な工程である。次に、図
５（２７）、（２８）に示すように、窒化膜５を除去
し、ウェルドライブインを行う。さらに、ウェル９部
分、アライメントマーク７部の酸化膜厚が３０００Åで
ある酸化膜２２を除去する。これにより、半導体基板上
にアライメントマークの段差（凹み）２３が１０００Å
程度形成される（図５（２９））。次に、半導体基板上
に酸化膜２４を３５０Å形成し、図６（３１）に示すよ
うに、さらにその上に窒化膜１３を１６００Å形成す
る。次に、窒化膜１３上にレジスト１４を塗布して、半
導体基板２０上に形成されている１０００Å程度の凹み
のアライメントマーク２３にあわせてパターニングを行
う。このパターニングは、ＬＯＣＯＳ形成のためのパタ
ーニングである。そして、窒化膜１３をエッチングし
て、ＬＯＣＯＳ１６を形成する部分は窒化膜１３を除去
する。この時、アライメントマーク部２５もＬＯＣＯＳ
１６を形成する。次に、図６（３４）に示すように、Ｌ
ＯＣＯＳ形成部には窒化膜１３が除去された状態で、酸
化を５５００Å行う。これにより、窒化膜１３が覆われ
ていない部分にＬＯＣＯＳ１６として酸化膜が５５００
Å形成され、かつ、アライメントマーク２５にも酸化膜
が５５００Å形成される。よって、アライメントマーク
は２０００Å程度の段差（凸）になる。次に、図６（３
５）に示すように、窒化膜１３を除去して、さらに、Ｌ
ＯＣＯＳ１６が形成されていない部分の酸化膜を除去し
て、ゲート酸化膜形成工程に進む。ここで、これ以降の
アライメント工程では、ＬＯＣＯＳ工程で形成された２
０００Å程度の凸にあわせてパターニングしていく。 【０００３】 【発明が解決しようとする課題】従来のＣＭＯＳトラン
ジスタの形成方法では、ウェルドライブインの工程まで
に、トータル約３５００Å厚の酸化膜形成工程がある。
ここで、この酸化膜形成工程を熱酸化で行った場合、半
導体基板の深さ方向にも酸化が拡がっていく。絶縁膜上
の半導体膜の厚みが２００から２０００ÅのＳＯＩウェ
ハで、従来のＣＭＯＳ形成方法を行うと、酸化膜工程で
半導体膜の深さ方向に酸化膜が拡がり、ウェルドライブ
インの工程までに半導体膜部分がすべて酸化膜になって
しまう。このような不具合を防ぐため、ウェル形成のた
めのイオン注入工程後の酸化膜形成工程では、酸化膜厚
を少なくする手段がとられる。しかし、従来のＣＭＯＳ
トランジスタ形成工程では、酸化膜形成後、ウェル部
分、アライメントマーク部分の酸化膜を除去した時にで
きる段差（凹み）を次の工程のアライメントマークとし
て使っているため、酸化膜厚を少なくするという手段
は、形成されたアライメントマークの段差（凹み）が少
ないということになる。そのため、次の工程以降でアラ
イメントを行う場合、このアライメントマークを確認す
ることが困難であった。 【０００４】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、ＬＯＣＯＳを形成して
いくと半導体膜の深さ方向にも酸化が拡がっていくた
め、半導体膜が２００〜３０００ÅのウェハではＬＯＣ
ＯＳが支持基板上の絶縁膜とつながってしまい、ＬＯＣ
ＯＳ厚を厚くすることができない。よって、アライメン
トマークの凸は段差が少なく、ＬＯＣＯＳ工程以降、こ
のアライメントマークでパターニングすることが困難と
なっていた。 【０００５】 【課題を解決するための手段】本発明は、支持基板の上
に絶縁膜を介して設けられた２００〜３０００Åの半導
体膜上に酸化膜を形成する工程と、前記酸化膜上に窒化
膜を形成する工程と、前記窒化膜をエッチングする工程
と、前記エッチングされた窒化膜の開口部を通して半導
体膜にイオン注入を行い、ウェルを形成する工程と、前
記窒化膜、前記酸化膜、前記半導体膜、前記支持基板上
の絶縁膜を貫通し、前記支持基板の一部にまで達するエ
ッチングを行ってアライメントマークを形成する工程
と、前記窒化膜、前記酸化膜を除去し、新たに酸化膜、
窒化膜を形成する工程と、前記窒化膜をエッチングする
工程と、前記エッチングされた窒化膜の開口部を酸化し
てＬＯＣＯＳを形成する工程と、前記窒化膜を除去する
工程を備える。これにより、ＳＯＩウェハの支持基板に
もアライメントマークが形成されることになり、これま
で、ウェルドライブインまでの酸化膜工程で凹みのアラ
イメントマークを形成する方法では、アライメントマー
クの段差が少なく、マークが確認できないという不具合
があったが、この不具合は解消される。 【０００６】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、半導体膜が２００〜３
０００Åのウェハでは、ＬＯＣＯＳを形成していくと半
導体膜の深さ方向にも酸化が拡がっていくため、支持基
板上の絶縁膜とつながってしまう。このため、ＬＯＣＯ
Ｓ厚を厚くすることができず、アライメントマークの凸
は段差が少なくてアライメントでマークを確認すること
が困難という不具合も解消される。 【０００７】 【発明の実施の形態】本発明の実施の形態を図１から図
３を基に説明する。図１（１）に示すように、支持基板
３の上に絶縁膜２を介して設けられた２００〜３０００
Å厚の半導体膜１を持つＳＯＩウェハに、１００Å厚程
度の熱酸化膜４を形成する（図１（２））。この熱酸化
膜４は、次の工程である窒化膜５成膜のためとウェルイ
オン注入時の基板ダメージ低減のために必要な成膜であ
る。次に図１（３）に示すように、酸化膜４上に窒化膜
５を１６００Å程度形成する。窒化膜５はウェル形成の
ためのイオン注入時、マスクとして機能するものであ
る。窒化膜５形成後、窒化膜５上にレジスト６を塗布し
て、パターニングを行う。次に図１（５）に示すよう
に、窒化膜５をエッチングして、ウェル９へのイオン注
入のための開口部８を形成する。この時、アライメント
マーク７もエッチングされ、窒化膜５厚みの凹みが形成
される。次に図２（６）に示すように、窒化膜５をマス
クとして酸化膜４ごしにイオン注入を行う。これによ
り、窒化膜５の開口部８のみにイオンが注入される。次
に図２（７）に示すように、アラメントマーク１０のパ
ターニングを行う。レジスト１１を塗布して、窒化膜５
上に形成されたアライメントマーク７にあわせてアライ
メント＆露光をした後、窒化膜５、酸化膜４、半導体膜
１、支持基板上の絶縁膜２を貫通し、支持基板３の一部
までをドライエッチングでエッチングする。この工程に
より、支持基板３上のすべての膜にアライメントマーク
が形成されたことになる。次に図２（９）、（１０）に
示すように、窒化膜５を除去してウェルドライブインを
行う。この時、ウェルドライブインは窒素雰囲気中で行
い、半導体膜１の膜厚が減少してしまう酸化膜形成を防
ぐ。次に図３（１１）に示すように、ＬＯＣＯＳ１６を
形成する工程に入る。ウェルドライブイン後のウェハに
熱酸化膜１２を１６０Å程度形成し、さらにその上に窒
化膜１３を１６００Å程度形成する。次にレジスト１４
を塗布して、ドライエッチングで形成されたアライメン
トマーク１０にあわせてアライメント＆露光を行い、Ｌ
ＯＣＯＳ１６のパターニングを行う。次に、窒化膜１３
をエッチングして、ＬＯＣＯＳ形成部を開口させる（図
３（１４））。この状態で、熱酸化炉に投入し、ＬＯＣ
ＯＳ１６を形成する。ＬＯＣＯＳ厚は、ＬＯＣＯＳ１６
が支持基板３上の絶縁膜２に達するように形成する。Ｌ
ＯＣＯＳ１６が形成された後、窒化膜１３を除去し、さ
らに、ＬＯＣＯＳ１６以外の部分の酸化膜をすべて除去
してゲート酸化工程に進む。ここで、ゲート酸化工程以
降のアライメント工程では、エッチングによって形成さ
れた半導体膜１、支持基板３上の絶縁膜２を貫通し、支
持基板３の一部も凹んだアライメントマーク１０にあわ
せてアライメントがなされる。 【０００８】本発明では、絶縁膜上の半導体膜１の厚み
を２００〜３０００Åとしている。これは、上記工程で
は、熱酸化工程で３００Å程度の酸化膜が形成されるた
め、半導体膜１上にＭＯＳトランジスタを形成させるに
は、少なくとも半導体膜１の厚みが２００Å以上でない
と形成できない。また、アライメントマーク７及び１０
は１０００Å程度の段差が形成されていないと確認する
ことが困難になる。ここで、従来のＭＯＳトランジスタ
の製造方法で、アライメントマークが１０００Åの段差
をもてるように製造すると、ＬＯＣＯＳ１６形成の工程
までに形成される酸化膜厚は、６０００Å程度となる。
このため、酸化膜厚が６０００Å程度の場合で半導体膜
上にＭＯＳトランジスタを形成させるには、半導体膜厚
は３０００Å程度である。これ以上の半導体膜１厚で
は、従来のアライメントマーク形成方法で対応すること
ができるので、本発明に適用される半導体膜の厚みは２
００〜３０００Åとなる。 【０００９】 【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を有する。支持基
板の上に絶縁膜を介して設けられた２００〜３０００Å
の半導体膜上に酸化膜を形成する工程と、前記酸化膜上
に窒化膜を形成する工程と、前記窒化膜をエッチングす
る工程と、前記エッチングされた窒化膜の開口部を通し
て半導体膜にイオン注入を行い、ウェルを形成する工程
と、前記窒化膜、前記酸化膜、前記半導体膜、前記支持
基板上の絶縁膜を貫通し、前記支持基板の一部にまで達
するエッチングを行ってアライメントマークを形成する
工程と、前記窒化膜、前記酸化膜を除去し、新たに酸化
膜、窒化膜を形成する工程と、前記窒化膜をエッチング
する工程と、前記エッチングされた窒化膜の開口部を酸
化してＬＯＣＯＳを形成する工程と、前記窒化膜を除去
する工程からなる。これにより、ＳＯＩウェハの支持基
板にもアライメントマークが形成されることになり、こ
れまで、ウェルドライブインまでの酸化膜工程で凹みの
アライメントマークを形成する方法では、アライメント
マークの段差が少なく、マークが確認できないという不
具合があったが、この不具合が解消される効果がある。 【００１０】また、ＬＯＣＯＳを形成する工程で凸のア
ライメントマークを形成するが、半導体膜が２００〜３
０００Åのウェハでは、ＬＯＣＯＳを形成していくと半
導体膜の深さ方向にも酸化が拡がっていくため、支持基
板上の絶縁膜とつながってしまう。このため、ＬＯＣＯ
Ｓ厚を厚くすることができず、アライメントマークの凸
は段差が少なくてアライメントでマークを確認すること
が困難という不具合があったが、この不具合も解消され
るという効果がある。
【図面の簡単な説明】
【図１】本発明の製造方法を示すプロセスフロー図
（１）である。 【図２】本発明の製造方法を示すプロセスフロー図
（２）である。 【図３】本発明の製造方法を示すプロセスフロー図
（３）である。 【図４】従来の製造方法を示すプロセスフロー図（１）
である。 【図５】従来の製造方法を示すプロセスフロー図（２）
である。 【図６】従来の製造方法を示すプロセスフロー図（３）
である。 【符号の説明】 １ 半導体膜 ２ 支持基板上の絶縁膜 ３ 支持基板 ４、２１３２、２４ 酸化膜 ５、１３ 窒化膜 ６、１４ レジスト ７、１０、２３、２５ アライメントマーク ８、１５ 開口部 ９ ウェル １５ ＬＯＣＯＳ ２０ 半導体基板
（１）である。 【図２】本発明の製造方法を示すプロセスフロー図
（２）である。 【図３】本発明の製造方法を示すプロセスフロー図
（３）である。 【図４】従来の製造方法を示すプロセスフロー図（１）
である。 【図５】従来の製造方法を示すプロセスフロー図（２）
である。 【図６】従来の製造方法を示すプロセスフロー図（３）
である。 【符号の説明】 １ 半導体膜 ２ 支持基板上の絶縁膜 ３ 支持基板 ４、２１３２、２４ 酸化膜 ５、１３ 窒化膜 ６、１４ レジスト ７、１０、２３、２５ アライメントマーク ８、１５ 開口部 ９ ウェル １５ ＬＯＣＯＳ ２０ 半導体基板
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/8238
H01L 27/08 331
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 支持基板の上に絶縁膜を介して設けられ
た２００〜３０００Åの半導体膜上にＣＭＯＳトランジ
スタを形成する半導体集積回路の製造方法において、 支持基板の上に絶縁膜を介して設けられた半導体膜上に
酸化膜を形成する工程と、 前記酸化膜上に窒化膜を形成する工程と、 前記窒化膜をエッチングして、ウェルへのイオン注入の
ための第１の開口部を形成するとともに、第1のアライ
メントマークを形成する工程と、 前記第１の開口部を通じて前記半導体膜に イオン注入を
行ない、ウェルを形成する工程と、前記第１のアライメントマークにあわせてアライメント
＆露光した後、 前記窒化膜、前記酸化膜、前記半導体
膜、前記絶縁膜を貫通し、前記支持基板の一部にまで達
するエッチングを行って第２のアライメントマークを形
成する工程と、 前記窒化膜、前記酸化膜を除去し、新たな酸化膜、新た
な窒化膜を形成する工程と、前記第２のアライメントマークにあわせてアライメント
＆露光を行なった後、 前記新たな窒化膜をエッチングし
て第２の開口部を形成する工程と、前記第２の開口部をマスクにして前記半導体層を 酸化し
てＬＯＣＯＳを形成する工程と、 前記新たな窒化膜を除去する工程と、を備えることを特
徴とする半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169198A JP3447231B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体集積回路の製造方法 |
| US09/444,430 US6368936B1 (en) | 1998-11-20 | 1999-11-19 | Method for forming a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169198A JP3447231B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156506A JP2000156506A (ja) | 2000-06-06 |
| JP3447231B2 true JP3447231B2 (ja) | 2003-09-16 |
Family
ID=18246510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33169198A Expired - Lifetime JP3447231B2 (ja) | 1998-11-20 | 1998-11-20 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6368936B1 (ja) |
| JP (1) | JP3447231B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3447231B2 (ja) * | 1998-11-20 | 2003-09-16 | セイコーインスツルメンツ株式会社 | 半導体集積回路の製造方法 |
| JP3665275B2 (ja) * | 2001-05-28 | 2005-06-29 | 沖電気工業株式会社 | 位置合わせマークの形成方法 |
| JP4499967B2 (ja) * | 2001-09-18 | 2010-07-14 | セイコーインスツル株式会社 | 半導体集積回路の製造方法 |
| US7220655B1 (en) * | 2001-12-17 | 2007-05-22 | Advanced Micro Devices, Inc. | Method of forming an alignment mark on a wafer, and a wafer comprising same |
| JP4227341B2 (ja) * | 2002-02-21 | 2009-02-18 | セイコーインスツル株式会社 | 半導体集積回路の構造及びその製造方法 |
| JP2005150686A (ja) * | 2003-10-22 | 2005-06-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP4439935B2 (ja) | 2004-02-02 | 2010-03-24 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP4397248B2 (ja) * | 2004-02-20 | 2010-01-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| EP1696485A1 (en) * | 2005-02-24 | 2006-08-30 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor devices in a SOI substrate with alignment marks |
| JP4718961B2 (ja) * | 2005-09-30 | 2011-07-06 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
| CN104409327A (zh) * | 2014-11-19 | 2015-03-11 | 上海华虹宏力半导体制造有限公司 | 半导体器件制造方法 |
| CN106033743B (zh) * | 2015-03-17 | 2019-04-02 | 北大方正集团有限公司 | BiCMOS集成电路制作方法 |
| CN113611670B (zh) * | 2020-11-16 | 2022-09-06 | 联芯集成电路制造(厦门)有限公司 | 包含栅极氧化层以及对准标记的装置及其形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175188B2 (ja) * | 1991-05-10 | 2001-06-11 | ソニー株式会社 | 位置合わせマークの形成方法 |
| JP3174786B2 (ja) * | 1991-05-31 | 2001-06-11 | 富士通株式会社 | 半導体装置の製造方法 |
| US5436173A (en) * | 1993-01-04 | 1995-07-25 | Texas Instruments Incorporated | Method for forming a semiconductor on insulator device |
| US5914510A (en) * | 1996-12-13 | 1999-06-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US6048774A (en) * | 1997-06-26 | 2000-04-11 | Denso Corporation | Method of manufacturing dynamic amount semiconductor sensor |
| JP4187808B2 (ja) * | 1997-08-25 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3447231B2 (ja) * | 1998-11-20 | 2003-09-16 | セイコーインスツルメンツ株式会社 | 半導体集積回路の製造方法 |
-
1998
- 1998-11-20 JP JP33169198A patent/JP3447231B2/ja not_active Expired - Lifetime
-
1999
- 1999-11-19 US US09/444,430 patent/US6368936B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000156506A (ja) | 2000-06-06 |
| US6368936B1 (en) | 2002-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2914950B2 (ja) | 半導体素子の浅溝（ｓｔｉ）の隔離方法 | |
| JP3447231B2 (ja) | 半導体集積回路の製造方法 | |
| JP2521611B2 (ja) | ツインウェルを有するｃｍｏｓの製造方法 | |
| JPH10303291A (ja) | 半導体装置及びその製造方法 | |
| JPH06232253A (ja) | 半導体装置の素子分離法 | |
| US6221745B1 (en) | High selectivity mask oxide etching to suppress silicon pits | |
| JP4180809B2 (ja) | 半導体装置の製造方法 | |
| KR100226733B1 (ko) | 반도체소자 제조방법 | |
| JPH10284479A (ja) | 半導体集積回路の製造方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| JPH06295875A (ja) | レジストパターンの形成方法と半導体装置の製造方法 | |
| JP2602142B2 (ja) | 半導体装置の製造方法 | |
| KR0172296B1 (ko) | 반도체 소자의 게이트전극 형성방법 | |
| KR100298463B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100298462B1 (ko) | 반도체 소자의 제조방법 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPS60130173A (ja) | 半導体装置の製造方法 | |
| JPH06252137A (ja) | 半導体装置の製造方法 | |
| KR100261867B1 (ko) | 모스 트랜지스터의 게이트 전극 및 그 형성 방법 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| JP2760223B2 (ja) | 半導体装置の製造方法 | |
| KR100215857B1 (ko) | 트랜지스터의 제조방법 | |
| JP3342385B2 (ja) | 半導体装置の製造方法 | |
| JP2630524B2 (ja) | 半導体装置の製造方法 | |
| JPH06275576A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |