CN113611670B - 包含栅极氧化层以及对准标记的装置及其形成方法 - Google Patents

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Abstract

本发明公开一种包含栅极氧化层以及对准标记的装置及其形成方法，其中形成栅极氧化层以及对准标记的方法包含下述步骤。首先，依序沉积一垫氧化层以及一垫氮化层于一基底上。接着，以单一光掩模，形成一图案化光致抗蚀剂层于垫氮化层上，其中图案化光致抗蚀剂层包含一栅极氧化图案以及一对准标记图案。之后，以图案化光致抗蚀剂层，蚀刻垫氮化层以及垫氧化层，以暴露出基底的部分。而后，形成一栅极氧化层以及一对准标记于基底的部分。

Description

包含栅极氧化层以及对准标记的装置及其形成方法
技术领域
本发明涉及一种包含栅极氧化层以及对准标记的装置及其形成方法，且特别是涉及一种同时形成栅极氧化层以及对准标记的装置及其形成方法。
背景技术
光刻设备为经建构以将所要图案施加至基板上的机器。光刻设备可用于例如集成电路(IC)制造中，其可例如将图案化装置(例如，光掩模)的图案(常常也被称作「设计布局」或「设计」)投影至提供于基板(例如，晶片)上的一层辐射敏感材料(光致抗蚀剂)上。通常，对准标记则形成于基板上的各层以允许基板正确地定位于光刻设备中。对准标记的位置的准确判定对各层可在基板上曝光的准确度具有直接影响。
发明内容
本发明提出一种包含栅极氧化层以及对准标记的装置及其形成方法，其以同一光掩模形成栅极氧化层以及对准标记，以节省光掩模并简化制作工艺。
本发明提供一种形成栅极氧化层以及对准标记的方法，包含下述步骤。首先，依序沉积一垫氧化层以及一垫氮化层于一基底上。接着，以单一光掩模，形成一图案化光致抗蚀剂层于垫氮化层上，其中图案化光致抗蚀剂层包含一栅极氧化图案以及一对准标记图案。之后，以图案化光致抗蚀剂层，蚀刻垫氮化层以及垫氧化层，以暴露出基底的部分。而后，形成一栅极氧化层以及一对准标记于基底的部分。
本发明提供一种包含栅极氧化层以及对准标记的装置，包含一基底、一栅极氧化层以及一对准标记。基底包含一切割道、一中电压区以及一高电压区。栅极氧化层设置在中电压区以及高电压区中。对准标记设置在切割道中，其中栅极氧化层以及对准标记具有相同厚度，以及设置在同一水平高度。
基于上述，本发明提出一种以单一光掩模形成栅极氧化层以及对准标记的方法及所形成的装置，其中此光掩模可形成一图案化光致抗蚀剂层，其中图案化光致抗蚀剂层同时具有一栅极氧化图案以及一对准标记图案，因而可以此图案化光致抗蚀剂层同时形成一栅极氧化层以及一对准标记于基底上。因此，本发明可节省光掩模，简化制作工艺及节省成本。
附图说明
图1为本发明一实施例的形成栅极氧化层以及对准标记的方法的剖面示意图；
图2为本发明一实施例的形成栅极氧化层以及对准标记的方法的剖面示意图；
图3为本发明一实施例的形成栅极氧化层以及对准标记的方法的剖面示意图；
图4为本发明一实施例的形成栅极氧化层以及对准标记的方法的剖面示意图；
图5为本发明一实施例的形成栅极氧化层以及对准标记的方法流程图；
图6为本发明另一实施例的包含栅极氧化层以及对准标记的装置的剖面示意图。
主要元件符号说明
12、14、16、18：阱
110：基底
110a、110b：部分
120：垫氧化层
130：垫氮化层
140a：对准标记
140b、140b1、140b2、140b3：栅极氧化层
A：切割道
B：中电压/高电压区
B1：逻辑区
B11、B21：底部
B12、B22：顶部
B2：中电压区
B3：高电压区
B31：高电压NMOS晶体管区
B32：高电压PMOS晶体管区
P1：光掩模
P2：图案化光致抗蚀剂层
P21：对准标记图案
P22：栅极氧化图案
S1、S2、S3、S4、S5：步骤
具体实施方式
图1～图4为本发明一实施例的形成栅极氧化层以及对准标记的方法的剖面示意图。图5为本发明一实施例的形成栅极氧化层以及对准标记的方法流程图。请同时参阅图1～图4及图5。
请参阅图5的一步骤S1─沉积一垫氧化层于一基底上及如图1所示。提供一基底110。基底110例如是一硅基底、一含硅基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。在本实施例中，基底110包含一切割道A以及一中电压/高电压区B。在本实施例中，基底110也可还包含未绘示的一逻辑区等。接着，沉积一垫氧化层120于基底110上。垫氧化层120的厚度可例如为100埃(angstrom)。
请参阅图5的一步骤S2─沉积一垫氮化层于垫氧化层上及如图2所示，沉积一垫氮化层130于垫氧化层120上。垫氮化层130的厚度可例如为300埃(angstrom)。
请参阅图5的一步骤S3─以单一光掩模，形成一图案化光致抗蚀剂层于垫氮化层上，其中图案化光致抗蚀剂层包含一栅极氧化图案以及一对准标记图案。如图2所示，以单一光掩模P1，形成一图案化光致抗蚀剂层P2于垫氮化层130上。在本发明中，图案化光致抗蚀剂层P2同时包含一对准标记图案P21以及一栅极氧化图案P22，以同时形成栅极氧化层以及对准标记，进而简化制作工艺，其中对准标记图案P21设置在基底110的切割道，且栅极氧化图案P22设置在基底110的中电压/高电压区B。
请参阅图5的一步骤S4─以图案化光致抗蚀剂层，蚀刻垫氮化层以及垫氧化层，以暴露出基底的部分。如图2～图3所示，以图案化光致抗蚀剂层P2，同时蚀刻切割道A以及中电压/高电压区B的垫氮化层130以及垫氧化层120，以暴露出切割道A的基底110的部分110a以及中电压/高电压区B的基底110的部分110b。
请参阅图5的一步骤S5─形成一栅极氧化层以及一对准标记于基底的部分。如图4所示，同时形成一对准标记140a于切割道A中的基底110的部分110a上以及一栅极氧化层140b于中电压/高电压区B中的基底110的部分110b上。在一优选的实施例中，对准标记140a以及栅极氧化层140b以一热氧化制作工艺形成，但本发明不以此为限。是以，在本实施例中对准标记140a以及栅极氧化层140b具有相同厚度，且对准标记140a以及栅极氧化层140b设置在同一水平高度。较佳者，对准标记140a的一底部B11以及栅极氧化层140b的一底部B21设置在基底110中，且对准标记140a的一顶部B12以及栅极氧化层140b的一顶部B22突出基底110。更佳者，对准标记140a的顶部B12以及栅极氧化层140b的顶部B22具有相同厚度，或者对准标记140a的底部B11以及栅极氧化层140b的底部B21具有相同厚度。
承上，本发明仅以单一光掩模，形成包含一栅极氧化图案以及一对准标记图案的一图案化光致抗蚀剂层，因而可以此图案化光致抗蚀剂层同时蚀刻垫氮化层以及垫氧化层，并在基底同时形成一栅极氧化层以及一对准标记。因此，本发明可节省光掩模并简化制作工艺，进而可降低制作工艺成本及制作工艺时间。
图6为本发明另一实施例的包含栅极氧化层以及对准标记的装置的剖面示意图。更进一步而言，如图6所示，图1～图5的基底110可还例如包含切割道A、一逻辑区B1、一中电压区B2、以及一高电压区B3(包含一高电压NMOS晶体管区B31以及一高电压PMOS晶体管区B32)，而在切割道A形成对准标记140a以及在各区形成栅极氧化层140b1/140b2/140b3的方法类似图1～图5，故不再赘述。
再者，可在形成对准标记140a以及栅极氧化层140b1/140b2/140b3之后，掺杂阱12/14/16/18于逻辑区B1、中电压区B2以及高电压区B3，其中阱12/14/18为N型阱分别掺杂于逻辑区B1、中电压区B2以及高电压PMOS晶体管区B32，以及阱16为P型阱掺杂于高电压NMOS晶体管区B31。
综上所述，本发明提出一种形成栅极氧化层以及对准标记的方法及所形成的装置，其依序沉积一垫氧化层以及一垫氮化层于一基底上；以单一光掩模，形成一图案化光致抗蚀剂层于垫氮化层上，其中图案化光致抗蚀剂层包含一栅极氧化图案以及一对准标记图案；以图案化光致抗蚀剂层，蚀刻垫氮化层以及垫氧化层，以暴露出部分的基底；以及形成一栅极氧化层以及一对准标记于此部分的基底。如此一来，本发明仅以单一光掩模即可同时形成栅极氧化图案以及对准标记图案，因而可节省光掩模，简化制作工艺，节省成本及制作工艺时间。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种形成栅极氧化层以及对准标记的方法，包含：
依序沉积垫氧化层以及垫氮化层于基底上；
以单一光掩模，形成图案化光致抗蚀剂层于该垫氮化层上，其中该图案化光致抗蚀剂层包含栅极氧化图案以及对准标记图案；
以该图案化光致抗蚀剂层，蚀刻该垫氮化层以及该垫氧化层，以暴露出该基底的部分；以及
形成栅极氧化层以及对准标记于该基底的该些部分，
其中该对准标记图案设置在该基底的切割道，
其中该基底包含该切割道、中电压区以及高电压区。
2.如权利要求1所述的形成栅极氧化层以及对准标记的方法，其中该栅极氧化图案设置在该中电压区以及该高电压区中。
3.如权利要求1所述的形成栅极氧化层以及对准标记的方法，其中该栅极氧化层以及该对准标记具有相同厚度。
4.如权利要求3所述的形成栅极氧化层以及对准标记的方法，其中该栅极氧化层的底部以及该对准标记的底部设置在该基底中，且该栅极氧化层的顶部以及该对准标记的顶部突出该基底。
5.如权利要求1所述的形成栅极氧化层以及对准标记的方法，其中该栅极氧化层以及该对准标记以热氧化制作工艺形成。
6.如权利要求4所述的形成栅极氧化层以及对准标记的方法，其中该栅极氧化层的该底部以及该对准标记的该底部具有相同厚度。
7.如权利要求1所述的形成栅极氧化层以及对准标记的方法，在形成该栅极氧化层以及该对准标记之后，还包含：
掺杂阱于该中电压区以及该高电压区。
8.如权利要求7所述的形成栅极氧化层以及对准标记的方法，其中该高电压区包含高电压NMOS晶体管区以及高电压PMOS晶体管区。
9.如权利要求8所述的形成栅极氧化层以及对准标记的方法，其中该些阱包含N型阱掺杂于该中电压区以及该高电压PMOS晶体管区，以及P型阱掺杂于该高电压NMOS晶体管区。
10.一种包含栅极氧化层以及对准标记的装置，其特征在于，包含：
基底，包含切割道、中电压区以及高电压区；
栅极氧化层，设置在该中电压区以及该高电压区中；
对准标记，设置在该切割道中，其中该栅极氧化层以及该对准标记具有相同厚度，以及设置在同一水平高度，其中该栅极氧化层的底部以及该对准标记的底部设置在该基底中，且该栅极氧化层的顶部以及该对准标记的顶部突出该基底。
11.如权利要求10所述的包含栅极氧化层以及对准标记的装置，其中该栅极氧化层的该底部以及该对准标记的该底部具有相同厚度。
12.如权利要求9所述的包含栅极氧化层以及对准标记的装置，其中该高电压区包含高电压NMOS晶体管区以及高电压PMOS晶体管区。
13.如权利要求12所述的包含栅极氧化层以及对准标记的装置，还包含：
N型阱位于该中电压区以及该高电压PMOS晶体管区，以及P型阱位于该高电压NMOS晶体管区。
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
CN1430258A (zh) * 2001-06-25 2003-07-16 联华电子股份有限公司 集成制造高压元件与低压元件的方法
JP2009088140A (ja) * 2007-09-28 2009-04-23 Fujifilm Corp アライメントマーク構造、半導体素子製造方法、半導体素子、電荷結合素子、及び固体撮像装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591804A (zh) * 2004-02-20 2005-03-09 友达光电股份有限公司 薄膜晶体管的制造方法

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