JP2003007678A - 半導体装置の製造方法及びこの方法により製造される半導体装置 - Google Patents
半導体装置の製造方法及びこの方法により製造される半導体装置Info
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- JP2003007678A JP2003007678A JP2001188809A JP2001188809A JP2003007678A JP 2003007678 A JP2003007678 A JP 2003007678A JP 2001188809 A JP2001188809 A JP 2001188809A JP 2001188809 A JP2001188809 A JP 2001188809A JP 2003007678 A JP2003007678 A JP 2003007678A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
(57)【要約】
【課題】 マイクロローディング効果の影響により、歩
留まり及び信頼性の低下を抑制する。 【解決手段】 モニタチップパターン３の外周縁部に、
回路パターン２の露光領域と同程度の露光領域面積率の
パターンを有するダミーパターン４を形成したレチクル
を用いた露光工程によりパターン形成されたフォトレジ
ストをマスクとしエッチングを行うため、マイクロロー
ディング効果によるエッチング量及びエッチシフトのば
らつきを低減することができ、これにより、製造歩留ま
りが高く、しかも信頼性が高い半導体装置を製造するこ
とができる。
留まり及び信頼性の低下を抑制する。 【解決手段】 モニタチップパターン３の外周縁部に、
回路パターン２の露光領域と同程度の露光領域面積率の
パターンを有するダミーパターン４を形成したレチクル
を用いた露光工程によりパターン形成されたフォトレジ
ストをマスクとしエッチングを行うため、マイクロロー
ディング効果によるエッチング量及びエッチシフトのば
らつきを低減することができ、これにより、製造歩留ま
りが高く、しかも信頼性が高い半導体装置を製造するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ドライエッチング
工程により回路パターンが形成される半導体装置の製造
方法及びこの方法によって製造される半導体装置に関す
る。
工程により回路パターンが形成される半導体装置の製造
方法及びこの方法によって製造される半導体装置に関す
る。
【０００２】
【従来の技術】ステッパアライナーを用いた露光工程に
より半導体ウエハ上に設けられたフォトレジストに集積
回路のパターンを形成する場合、このフォトレジストに
回路パターンを形成するためのマスクとしてレチクルが
使用される。このレチクルには、数チップから数十チッ
プの回路パターンが描かれている。そして、レチクルに
描かれたレチクルパターンが、ウエハステッパを用いて
数十回に分けて半導体ウエハ上のフォトレジストに転写
される。
より半導体ウエハ上に設けられたフォトレジストに集積
回路のパターンを形成する場合、このフォトレジストに
回路パターンを形成するためのマスクとしてレチクルが
使用される。このレチクルには、数チップから数十チッ
プの回路パターンが描かれている。そして、レチクルに
描かれたレチクルパターンが、ウエハステッパを用いて
数十回に分けて半導体ウエハ上のフォトレジストに転写
される。
【０００３】このようなレチクルを用いた露光により、
半導体ウエハに設けられたフォトレジストに、集積回路
となる回路パターンを形成し、回路パターンが形成され
たフォトレジストをマスクとするドライエッチングによ
り所望の回路パターンを形成することによって、半導体
装置が作製される。
半導体ウエハに設けられたフォトレジストに、集積回路
となる回路パターンを形成し、回路パターンが形成され
たフォトレジストをマスクとするドライエッチングによ
り所望の回路パターンを形成することによって、半導体
装置が作製される。
【０００４】半導体装置の作製に際しては、回路パター
ンの形成と同時に、トランジスタ、抵抗、容量等の単体
デバイス、簡単な回路等を有するモニタチップが形成さ
れる場合がある。このモニタチップは、半導体ウエハ上
に回路パターンの作製が完了した後に、モニタチップ内
の単体デバイスの特性、簡単な回路の特性を測定するこ
とによって、プロセス異常の発生の有無を検出するため
に使用される。
ンの形成と同時に、トランジスタ、抵抗、容量等の単体
デバイス、簡単な回路等を有するモニタチップが形成さ
れる場合がある。このモニタチップは、半導体ウエハ上
に回路パターンの作製が完了した後に、モニタチップ内
の単体デバイスの特性、簡単な回路の特性を測定するこ
とによって、プロセス異常の発生の有無を検出するため
に使用される。
【０００５】モニタチップ用パターンは、レチクル内に
回路チップパターンとは別領域に配置する場合と、回路
チップパターン内の１もしくは数チップ分の領域に配置
する場合とがある。
回路チップパターンとは別領域に配置する場合と、回路
チップパターン内の１もしくは数チップ分の領域に配置
する場合とがある。
【０００６】図６に、レチクルパターンの一例を示す。
このレチクルパターン１は、回路チップパターン２が形
成される領域とは別領域に、モニタチップ用パターン３
が形成されている。このように、回路チップパターン２
とは別の領域にモニタチップ用パターン３を形成する場
合には、回路パターン２とモニタチップ用パターン３と
が別に露光され、半導体ウエハ上に、モニタチップ用パ
ターン３を必要とする大きさで、しかも必要とする数だ
け形成することができる。このように、モニタチップを
必要面積及び必要個数とすることにより、回路チップを
多く形成することができる。
このレチクルパターン１は、回路チップパターン２が形
成される領域とは別領域に、モニタチップ用パターン３
が形成されている。このように、回路チップパターン２
とは別の領域にモニタチップ用パターン３を形成する場
合には、回路パターン２とモニタチップ用パターン３と
が別に露光され、半導体ウエハ上に、モニタチップ用パ
ターン３を必要とする大きさで、しかも必要とする数だ
け形成することができる。このように、モニタチップを
必要面積及び必要個数とすることにより、回路チップを
多く形成することができる。
【０００７】図７は、レチクルパターンの他の例であ
り、このレチクルパターン１は、回路チップパターン２
内にモニターチップ用パターン３が配置されている。こ
のように、回路チップパターン２内にモニタチップ用パ
ターン３を形成すると、１回に露光するショットの面積
が大きくなり、スループットが向上する。
り、このレチクルパターン１は、回路チップパターン２
内にモニターチップ用パターン３が配置されている。こ
のように、回路チップパターン２内にモニタチップ用パ
ターン３を形成すると、１回に露光するショットの面積
が大きくなり、スループットが向上する。
【０００８】
【発明が解決しようとする課題】図６に示すように、回
路パターン２とモニタチップ用のパターン３とを別領域
に形成したレチクルによりフォトレジストにパターンを
露光すると、回路チップパターンのサイズによって、モ
ニタチップパターン３の周囲に空き領域が生じる。この
空き領域は、レジストベタパターンとなるため、フォト
レジストとしてポジレジストを用いたドライエッチング
を行う場合、モニタチップ用パターン３の周囲はレジス
トベタパターンによって、モニタチップに近接した回路
チップの側縁部は、マイクロローディング効果によりエ
ッチレート及びエッチシフトが大きくなり、モニタチッ
プに近接した回路チップの側縁部が正常に形成されない
という問題がある。特に、Ｓｉドライエッチング工程で
は、レジストベタパターンによってモニタチップの周囲
に形成される段差が大きくなるため、後の工程における
エッチ残り、露光不良、メタル配線のマイグレーション
の低下等が生じ、歩留まり及び信頼性が低下するという
問題がある。
路パターン２とモニタチップ用のパターン３とを別領域
に形成したレチクルによりフォトレジストにパターンを
露光すると、回路チップパターンのサイズによって、モ
ニタチップパターン３の周囲に空き領域が生じる。この
空き領域は、レジストベタパターンとなるため、フォト
レジストとしてポジレジストを用いたドライエッチング
を行う場合、モニタチップ用パターン３の周囲はレジス
トベタパターンによって、モニタチップに近接した回路
チップの側縁部は、マイクロローディング効果によりエ
ッチレート及びエッチシフトが大きくなり、モニタチッ
プに近接した回路チップの側縁部が正常に形成されない
という問題がある。特に、Ｓｉドライエッチング工程で
は、レジストベタパターンによってモニタチップの周囲
に形成される段差が大きくなるため、後の工程における
エッチ残り、露光不良、メタル配線のマイグレーション
の低下等が生じ、歩留まり及び信頼性が低下するという
問題がある。
【０００９】一方、フォトレジストとしてネガレジスト
を用いてドライエッチングを行う場合にも、モニタチッ
プ用パターン３の周囲におけるエッチレートが、上記の
ポジレジストを用いた場合とは逆に減少するため、エッ
チ残り等の問題が発生し、歩留まり及び信頼性が低下す
るという問題がある。
を用いてドライエッチングを行う場合にも、モニタチッ
プ用パターン３の周囲におけるエッチレートが、上記の
ポジレジストを用いた場合とは逆に減少するため、エッ
チ残り等の問題が発生し、歩留まり及び信頼性が低下す
るという問題がある。
【００１０】図８（ａ）は、回路パターン２内にモニタ
ーチップ用のパターン３を配置した半導体ウエハ上のシ
ョットマップ図を示しており、図８（ｂ）は、このモニ
ターチップ用のパターン３の拡大図を示している。回路
パターン２内に配置されたモニタチップ用パターン３
は、回路チップパターン２とは異なるショットによって
露光されるようになっており、図８（ｂ）に示すよう
に、モニタチップ用パターン３の回路チップパターン２
に近接する外周縁部は、露光されない空き領域３ａが全
周にわたって形成されている。ポジレジストを用いてド
ライエッチングを行う場合、モニタチップ用パターン３
の外周縁部の空き領域３ａはレジストベタパターンとな
るため、モニタチップの周囲に近接した回路チップの側
縁部は、マイクロローディング効果によりエッチレート
及びエッチシフトが大きくなって、正常に形成されない
という問題がある。
ーチップ用のパターン３を配置した半導体ウエハ上のシ
ョットマップ図を示しており、図８（ｂ）は、このモニ
ターチップ用のパターン３の拡大図を示している。回路
パターン２内に配置されたモニタチップ用パターン３
は、回路チップパターン２とは異なるショットによって
露光されるようになっており、図８（ｂ）に示すよう
に、モニタチップ用パターン３の回路チップパターン２
に近接する外周縁部は、露光されない空き領域３ａが全
周にわたって形成されている。ポジレジストを用いてド
ライエッチングを行う場合、モニタチップ用パターン３
の外周縁部の空き領域３ａはレジストベタパターンとな
るため、モニタチップの周囲に近接した回路チップの側
縁部は、マイクロローディング効果によりエッチレート
及びエッチシフトが大きくなって、正常に形成されない
という問題がある。
【００１１】また、その中心が半導体ウエハ上にないシ
ョットは焦点が合わないため、現像後のパターンシフ
ト、露光不良を引き起こして正常に回路パターンを形成
することができない。このために、ショットの中心が半
導体ウエハ上に位置しない場合には、フォトレジストの
作製の際に露光しないようになっている。
ョットは焦点が合わないため、現像後のパターンシフ
ト、露光不良を引き起こして正常に回路パターンを形成
することができない。このために、ショットの中心が半
導体ウエハ上に位置しない場合には、フォトレジストの
作製の際に露光しないようになっている。
【００１２】しかし、ポジレジストを用いたドライエッ
チング工程で、半導体ウエハの外周縁部における露光さ
れない領域は、その領域の全体がレジストベタパターン
となるため、その周囲の回路チップ２は、マイクロロー
ディング効果によりエッチレート及びエッチシフトが大
きくなり、歩留まり及び信頼性の低下を引き起こす。ま
た、ネガレジストを用いてドライエッチング工程を行っ
た場合には、逆に、半導体ウエハの外周縁部における露
光されない領域の周囲において、エッチレートが減少す
るため、エッチ残り等の問題が生じ、この場合にも、歩
留まりの低下、信頼性の低下が生じるおそれがある。
チング工程で、半導体ウエハの外周縁部における露光さ
れない領域は、その領域の全体がレジストベタパターン
となるため、その周囲の回路チップ２は、マイクロロー
ディング効果によりエッチレート及びエッチシフトが大
きくなり、歩留まり及び信頼性の低下を引き起こす。ま
た、ネガレジストを用いてドライエッチング工程を行っ
た場合には、逆に、半導体ウエハの外周縁部における露
光されない領域の周囲において、エッチレートが減少す
るため、エッチ残り等の問題が生じ、この場合にも、歩
留まりの低下、信頼性の低下が生じるおそれがある。
【００１３】本発明は、上記問題を解決するためになさ
れたものであり、マイクロローディング効果の影響によ
り、歩留まり及び信頼性の低下を抑制することができる
半導体装置の製造方法及びこの製造方法によって製造さ
れる半導体装置を提供することを目的とする。
れたものであり、マイクロローディング効果の影響によ
り、歩留まり及び信頼性の低下を抑制することができる
半導体装置の製造方法及びこの製造方法によって製造さ
れる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置の製造方法は、集積回路となる
回路パターンと、検査用のモニタチップパターンとを形
成したレチクルによってパターン形成されたフォトレジ
ストを半導体ウエハのマスクとして用いたＳｉ基板をエ
ッチングする工程により、集積回路の回路パターン領域
とモニタチップパターン領域とがパターン形成される半
導体装置の製造方法であって、該レチクルには、該モニ
タチップパターンの周囲の少なくとも一部に、該回路パ
ターンの露光領域と同程度の露光領域面積率のパターン
を有するダミーパターンが形成されており、該エッチン
グ工程により、モニタチップ領域の外縁部にダミーパタ
ーン領域が形成されることを特徴とするものである。
め、本発明の半導体装置の製造方法は、集積回路となる
回路パターンと、検査用のモニタチップパターンとを形
成したレチクルによってパターン形成されたフォトレジ
ストを半導体ウエハのマスクとして用いたＳｉ基板をエ
ッチングする工程により、集積回路の回路パターン領域
とモニタチップパターン領域とがパターン形成される半
導体装置の製造方法であって、該レチクルには、該モニ
タチップパターンの周囲の少なくとも一部に、該回路パ
ターンの露光領域と同程度の露光領域面積率のパターン
を有するダミーパターンが形成されており、該エッチン
グ工程により、モニタチップ領域の外縁部にダミーパタ
ーン領域が形成されることを特徴とするものである。
【００１５】上記本発明の半導体装置の製造方法におい
て、前記レチクルに形成されるダミーパターンは、スト
ライプ状のパターンを有していることが好ましい。
て、前記レチクルに形成されるダミーパターンは、スト
ライプ状のパターンを有していることが好ましい。
【００１６】上記本発明の半導体装置の製造方法におい
て、前記レチクルに形成されるダミーパターンは、格子
状のパターンを有していることが好ましい。
て、前記レチクルに形成されるダミーパターンは、格子
状のパターンを有していることが好ましい。
【００１７】上記本発明の半導体装置の製造方法におい
て、前記レチクルは、該モニタチップパターンの周囲の
全周にわたってダミーパターンが形成されていることが
好ましい。
て、前記レチクルは、該モニタチップパターンの周囲の
全周にわたってダミーパターンが形成されていることが
好ましい。
【００１８】上記本発明の半導体装置の製造方法におい
て、前記レチクルは、該モニタチップパターンの外縁部
の一部にダミーパターンが形成されており、前記フォト
レジストをマスクとして用いる第１のエッチング工程
と、前記モニタチップパターンに隣接する回路パターン
の一部を露光しない領域とする第２のエッチング工程と
によって、集積回路が形成されることが好ましい。
て、前記レチクルは、該モニタチップパターンの外縁部
の一部にダミーパターンが形成されており、前記フォト
レジストをマスクとして用いる第１のエッチング工程
と、前記モニタチップパターンに隣接する回路パターン
の一部を露光しない領域とする第２のエッチング工程と
によって、集積回路が形成されることが好ましい。
【００１９】上記本発明の半導体装置の製造方法におい
て、前記レチクルの前記半導体ウエハの外周部に該当す
る部分において、前記回路パターンの中心部分が半導体
ウエハ上にない部分が、露光領域として露光されること
が好ましい。
て、前記レチクルの前記半導体ウエハの外周部に該当す
る部分において、前記回路パターンの中心部分が半導体
ウエハ上にない部分が、露光領域として露光されること
が好ましい。
【００２０】上記本発明の半導体装置の製造方法におい
て、前記フォトレジストの前記回路パターンは、どの部
分における１ｍｍ×１ｍｍの正方形の領域についても、
露光部と非露光部との面積比が同程度になっていること
が好ましい。
て、前記フォトレジストの前記回路パターンは、どの部
分における１ｍｍ×１ｍｍの正方形の領域についても、
露光部と非露光部との面積比が同程度になっていること
が好ましい。
【００２１】上記本発明の半導体装置の製造方法におい
て、前記レチクルによりパターン形成されたフォトレジ
ストを用いたエッチング工程により、Ｓｉ基板上に形成
された組成の異なる膜をエッチングする工程においても
適用できる。
て、前記レチクルによりパターン形成されたフォトレジ
ストを用いたエッチング工程により、Ｓｉ基板上に形成
された組成の異なる膜をエッチングする工程においても
適用できる。
【００２２】また、本発明の半導体装置は、上記本発明
の半導体装置の製造方法によって製造されることを特徴
とするものである。
の半導体装置の製造方法によって製造されることを特徴
とするものである。
【００２３】
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面に基づいて説明する。
て、図面に基づいて説明する。
【００２４】図１は、本発明の半導体装置のショットマ
ップ図を示しており、回路パターン２内にモニターチッ
プ用パターン３を配置したレチクルによってパターンが
半導体ウエハ１００のフォトレジストに露光される。こ
れにより、フォトレジストが所望の回路パターンにパタ
ーニングされ、そのフォトレジストをマスクとしてドラ
イエッチングすることにより、半導体ウエハ１００上に
所望の回路チップが形成される。
ップ図を示しており、回路パターン２内にモニターチッ
プ用パターン３を配置したレチクルによってパターンが
半導体ウエハ１００のフォトレジストに露光される。こ
れにより、フォトレジストが所望の回路パターンにパタ
ーニングされ、そのフォトレジストをマスクとしてドラ
イエッチングすることにより、半導体ウエハ１００上に
所望の回路チップが形成される。
【００２５】このレチクルは、図２（ａ）に示すよう
に、回路パターン２内に配置されたモニターチップ用パ
ターン３の外周縁部に、ダミーパターン４が全周にわた
って設けられている。このダミーパターン４は、フォト
レジストを露光する露光領域と、露光しない非露光領域
とを有しており、露光領域と非露光領域との面積比が回
路チップパターン２におけるフォトレジストを露光する
露光領域と露光しない非露光領域との面積比と同程度に
なっている。図２（ａ）に示すダミーパターン４は、ス
トライプ状パターンによって、露光領域と非露光領域と
の面積比が所定値とされている。なお、ダミーパターン
４は、このようなストライプ状パターンに限らず、図２
（ｂ）に示すような格子状パターンとしてもよく、さら
に他の均一なパターンとしてもよい。
に、回路パターン２内に配置されたモニターチップ用パ
ターン３の外周縁部に、ダミーパターン４が全周にわた
って設けられている。このダミーパターン４は、フォト
レジストを露光する露光領域と、露光しない非露光領域
とを有しており、露光領域と非露光領域との面積比が回
路チップパターン２におけるフォトレジストを露光する
露光領域と露光しない非露光領域との面積比と同程度に
なっている。図２（ａ）に示すダミーパターン４は、ス
トライプ状パターンによって、露光領域と非露光領域と
の面積比が所定値とされている。なお、ダミーパターン
４は、このようなストライプ状パターンに限らず、図２
（ｂ）に示すような格子状パターンとしてもよく、さら
に他の均一なパターンとしてもよい。
【００２６】また、半導体ウエハの外周縁部において、
ショットの中心が半導体ウエハ上に位置しないレチクル
のショットであっても露光する。
ショットの中心が半導体ウエハ上に位置しないレチクル
のショットであっても露光する。
【００２７】このように半導体ウエハ上に設けられるフ
ォトレジストをパターン形成するためのレチクルは、モ
ニターチップ用パターン３の外周縁部にダミーパターン
４が形成されており、モニタチップ用パターン３の周囲
がレジストベタパターンになるおそれがなく、したがっ
て、モニタチップ用パターン３に近接した回路パターン
２の側縁部をエッチングする場合のマイクロローディン
グ効果の発生を抑制することができ、歩留まりの低下、
信頼性の低下を防止することができる。また、ショット
の中心が半導体ウエハ上に位置せず、本来露光されない
半導体ウエハの外周縁部に設けられるレチクルも露光す
ることにより、ウエハ外周の歩留まりの低下を防止する
ことができる。
ォトレジストをパターン形成するためのレチクルは、モ
ニターチップ用パターン３の外周縁部にダミーパターン
４が形成されており、モニタチップ用パターン３の周囲
がレジストベタパターンになるおそれがなく、したがっ
て、モニタチップ用パターン３に近接した回路パターン
２の側縁部をエッチングする場合のマイクロローディン
グ効果の発生を抑制することができ、歩留まりの低下、
信頼性の低下を防止することができる。また、ショット
の中心が半導体ウエハ上に位置せず、本来露光されない
半導体ウエハの外周縁部に設けられるレチクルも露光す
ることにより、ウエハ外周の歩留まりの低下を防止する
ことができる。
【００２８】図３（ａ）及び（ｂ）は、それぞれ、本発
明の他の半導体ウエハに回路パターンを形成するために
用いられるレチクルを示しており、回路パターン２とモ
ニターチップ用パターン３とをそれぞれ別領域に配置し
ている。
明の他の半導体ウエハに回路パターンを形成するために
用いられるレチクルを示しており、回路パターン２とモ
ニターチップ用パターン３とをそれぞれ別領域に配置し
ている。
【００２９】このレチクル１では、モニタチップ用パタ
ーン３が、回路用パターン２に対して、適当な間隔を空
けて配置されている。
ーン３が、回路用パターン２に対して、適当な間隔を空
けて配置されている。
【００３０】図３（ａ）に示すレチクル１では、モニタ
チップ用パターン３の周囲にダミーパターン４が全周に
わたって設けられている。このダミーパターン４も露光
領域と非露光領域との面積比が回路チップパターン２の
露光領域と非露光領域との面積比と同程度になってい
る。このダミーパターン４の周囲がレジストベタパター
ンになるおそれがなく、したがって、モニタチップ用パ
ターン３に近接した回路パターン２の側縁部をエッチン
グする場合のマイクロローディング効果の発生を抑制す
ることができ、歩留まり及び信頼性の低下を防止するこ
とができる。
チップ用パターン３の周囲にダミーパターン４が全周に
わたって設けられている。このダミーパターン４も露光
領域と非露光領域との面積比が回路チップパターン２の
露光領域と非露光領域との面積比と同程度になってい
る。このダミーパターン４の周囲がレジストベタパター
ンになるおそれがなく、したがって、モニタチップ用パ
ターン３に近接した回路パターン２の側縁部をエッチン
グする場合のマイクロローディング効果の発生を抑制す
ることができ、歩留まり及び信頼性の低下を防止するこ
とができる。
【００３１】なお、ダミーパターン４は、このようにモ
ニタチップ用パターン３の周囲の全周にわたって設ける
構成に限らず、図３（ｂ）に示すように、モニタチップ
用パターン３の周囲における回路パターン２の遠方側の
略半周にわたってのみダミーパターン４を設けてもよ
い。図３（ｂ）に示すレチクル１では、モニタチップ用
パターン３と回路パターン２との間には、ダミーチップ
４が形成されていないために、有効面積が一定であるレ
チクル内において、回路パターン２の面積が小さくなる
おそれがない。その結果、一度に露光することができる
回路チップパターン２の数が減少して、フォト工程のス
ループットが減少するおそれがない。
ニタチップ用パターン３の周囲の全周にわたって設ける
構成に限らず、図３（ｂ）に示すように、モニタチップ
用パターン３の周囲における回路パターン２の遠方側の
略半周にわたってのみダミーパターン４を設けてもよ
い。図３（ｂ）に示すレチクル１では、モニタチップ用
パターン３と回路パターン２との間には、ダミーチップ
４が形成されていないために、有効面積が一定であるレ
チクル内において、回路パターン２の面積が小さくなる
おそれがない。その結果、一度に露光することができる
回路チップパターン２の数が減少して、フォト工程のス
ループットが減少するおそれがない。
【００３２】なお、図３（ｂ）に示すダミーパターン４
を用いた場合には、モニタチップ下側に隣接する回路チ
ップパターン２では、エッチング量及びエッチシフトが
増大するため、不良チップとなるおそれがあるが、カバ
ー膜をエッチングする工程において、この回路チップが
露光されないようにすることで、モニタチップ用パター
ン３に近接した回路チップパターン２の部分のカバー膜
をエッチングしないことにより、不良チップの流出を防
止することができる。
を用いた場合には、モニタチップ下側に隣接する回路チ
ップパターン２では、エッチング量及びエッチシフトが
増大するため、不良チップとなるおそれがあるが、カバ
ー膜をエッチングする工程において、この回路チップが
露光されないようにすることで、モニタチップ用パター
ン３に近接した回路チップパターン２の部分のカバー膜
をエッチングしないことにより、不良チップの流出を防
止することができる。
【００３３】図４は、エッチング工程におけるレジスト
ベタパターン（１０ｍｍ×１０ｍｍ）からの距離とエッ
チ量との関係を示すグラフである。
ベタパターン（１０ｍｍ×１０ｍｍ）からの距離とエッ
チ量との関係を示すグラフである。
【００３４】図４を参照すると、マイクロローディング
効果によるエッチレートの増大は、レジストパターンか
ら１ｍｍ程度以上離れることにより急激に小さくなって
いる。したがって、マイクロローディング効果は、レジ
ストベタパターンから１ｍｍ程度以内の領域で顕著に発
生することが分かる。
効果によるエッチレートの増大は、レジストパターンか
ら１ｍｍ程度以上離れることにより急激に小さくなって
いる。したがって、マイクロローディング効果は、レジ
ストベタパターンから１ｍｍ程度以内の領域で顕著に発
生することが分かる。
【００３５】したがって、半導体ウエハ内における任意
の１ｍｍ×１ｍｍの正方形の領域において、露光部と非
露光部との面積比を同程度にすることにより、マイクロ
ローディング効果によるエッチング量のばらつきが抑制
され、したがって、半導体ウエハ内のエッチング量の均
一性を向上させることができる。
の１ｍｍ×１ｍｍの正方形の領域において、露光部と非
露光部との面積比を同程度にすることにより、マイクロ
ローディング効果によるエッチング量のばらつきが抑制
され、したがって、半導体ウエハ内のエッチング量の均
一性を向上させることができる。
【００３６】次に、本発明の半導体装置の製造方法の具
体的な例として、素子分離領域を形成する場合につい
て、図５（ａ）〜（ｅ）に基づいて説明する。
体的な例として、素子分離領域を形成する場合につい
て、図５（ａ）〜（ｅ）に基づいて説明する。
【００３７】まず、図５（ａ）に示すように、Ｐ型基板
１０上にフォトパターニング、イオン注入により、Ｐ＋
埋め込み１１を形成する。
１０上にフォトパターニング、イオン注入により、Ｐ＋
埋め込み１１を形成する。
【００３８】次に、図５（ｂ）に示すように、半導体ウ
エハであるＰ＋埋め込み１１が形成されたＰ型基板１０
の全面にわたってＮ型エピ層１２を形成する。この場
合、Ｐ＋埋め込み１１がＰ型基板１０内に上方拡散す
る。
エハであるＰ＋埋め込み１１が形成されたＰ型基板１０
の全面にわたってＮ型エピ層１２を形成する。この場
合、Ｐ＋埋め込み１１がＰ型基板１０内に上方拡散す
る。
【００３９】次に、図５（ｃ）に示すように、Ｎ型エピ
層１２上に熱酸化によりシリコン酸化膜１３を形成し、
その後、ＣＶＤ装置を用いて、シリコン酸化膜１３上の
全面にわたって、シリコン窒化膜１４を形成する。
層１２上に熱酸化によりシリコン酸化膜１３を形成し、
その後、ＣＶＤ装置を用いて、シリコン酸化膜１３上の
全面にわたって、シリコン窒化膜１４を形成する。
【００４０】次に、フォトパターニングを行った後、図
５（ｄ）に示すように、シリコン窒化膜１４、シリコン
酸化膜１３、Ｎ型エピ層１２の連続エッチングを行う。
このエッチング工程に用いられるフォトレジストは、前
述のように、モニタチップ用パターン３の周囲及び半導
体ウエハの外周部には、ダミーパターン４が形成されて
いる。
５（ｄ）に示すように、シリコン窒化膜１４、シリコン
酸化膜１３、Ｎ型エピ層１２の連続エッチングを行う。
このエッチング工程に用いられるフォトレジストは、前
述のように、モニタチップ用パターン３の周囲及び半導
体ウエハの外周部には、ダミーパターン４が形成されて
いる。
【００４１】次に、ロコス酸化を行ってロコス酸化膜１
５を形成した後、シリコン窒化膜を全面除去し、図５
（ｅ）に示すように、形成されたロコス酸化膜１５とＰ
＋埋め込み１１のはい上がり部分とを接触させることに
より、Ｎ型エピ層１２の素子分離を行う。
５を形成した後、シリコン窒化膜を全面除去し、図５
（ｅ）に示すように、形成されたロコス酸化膜１５とＰ
＋埋め込み１１のはい上がり部分とを接触させることに
より、Ｎ型エピ層１２の素子分離を行う。
【００４２】上記素子分離層の形成工程のフォトリソグ
ラフィ工程において、フォトレジストを形成するための
レチクルに、モニタチップのパターン３の外縁部及び半
導体ウエハの外縁部にダミーパターン４を形成すること
により、半導体ウエハ内でのパターンシフト及び下地シ
リコン酸化膜のエッチング量のばらつきを低減すること
ができる。このため、ロコス酸化膜１５の下部のＰ＋埋
め込み１１の濃度がばらつき、その結果、素子分離の特
性がばらつくおそれがない。また、半導体ウエハ内で、
エッチング量が大幅に大きくなる部分が生じて、その部
分に段差が生じることがなく、後のフォト工程におい
て、エッチングの不良、露光不良等の問題を引き起こす
おそれがない。
ラフィ工程において、フォトレジストを形成するための
レチクルに、モニタチップのパターン３の外縁部及び半
導体ウエハの外縁部にダミーパターン４を形成すること
により、半導体ウエハ内でのパターンシフト及び下地シ
リコン酸化膜のエッチング量のばらつきを低減すること
ができる。このため、ロコス酸化膜１５の下部のＰ＋埋
め込み１１の濃度がばらつき、その結果、素子分離の特
性がばらつくおそれがない。また、半導体ウエハ内で、
エッチング量が大幅に大きくなる部分が生じて、その部
分に段差が生じることがなく、後のフォト工程におい
て、エッチングの不良、露光不良等の問題を引き起こす
おそれがない。
【００４３】
【発明の効果】本発明の半導体装置は、半導体ウエハを
エッチングする際のマスクとして使用されるフォトレジ
ストが、モニタチップパターンの外縁部の少なくとも一
部に、回路パターンの露光領域と同程度の露光領域面積
率のパターンを有するダミーパターンを形成したレチク
ルにより作製されており、このフォトレジストをマスク
として半導体ウエハ上に集積回路を形成するため、マイ
クロローディング効果によるエッチング量及びエッチシ
フトのばらつきを低減することができる。これにより、
製造歩留まりが高く、しかも信頼性が高い半導体装置を
製造することができる。
エッチングする際のマスクとして使用されるフォトレジ
ストが、モニタチップパターンの外縁部の少なくとも一
部に、回路パターンの露光領域と同程度の露光領域面積
率のパターンを有するダミーパターンを形成したレチク
ルにより作製されており、このフォトレジストをマスク
として半導体ウエハ上に集積回路を形成するため、マイ
クロローディング効果によるエッチング量及びエッチシ
フトのばらつきを低減することができる。これにより、
製造歩留まりが高く、しかも信頼性が高い半導体装置を
製造することができる。
【図１】本発明の半導体装置のショットマップ図であ
る。
る。
【図２】（ａ）及び（ｂ）は、それぞれ、モニタチップ
用のパターンの外縁部に形成されるダミーパターンを示
しており、（ａ）はストライプ状のパターン、（ｂ）は
格子状のパターンを示している。
用のパターンの外縁部に形成されるダミーパターンを示
しており、（ａ）はストライプ状のパターン、（ｂ）は
格子状のパターンを示している。
【図３】（ａ）及び（ｂ）は、それぞれ、回路パターン
２とモニターチップ用のパターン３とをそれぞれ別領域
に配置したレチクルを示す平面図である。
２とモニターチップ用のパターン３とをそれぞれ別領域
に配置したレチクルを示す平面図である。
【図４】エッチング工程におけるレジストベタパターン
（１０ｍｍ×１０ｍｍ）からの距離とエッチ量との関係
を示すグラフである。
（１０ｍｍ×１０ｍｍ）からの距離とエッチ量との関係
を示すグラフである。
【図５】（ａ）〜（ｅ）は、それぞれ、本発明を用いて
素子分離領域を形成する場合について、工程毎に説明す
る断面図である。
素子分離領域を形成する場合について、工程毎に説明す
る断面図である。
【図６】回路パターンと別領域にモニタチップ用のパタ
ーン３形成した従来のレチクルを示す平面図である。
ーン３形成した従来のレチクルを示す平面図である。
【図７】回路パターン内にモニターチップ用のパターン
を配置した従来のレチクルを示す平面図である。
を配置した従来のレチクルを示す平面図である。
【図８】（ａ）は、回路パターン内にモニターチップ用
のパターンを配置した従来の半導体ウエハのショットマ
ップ図を示しており、（ｂ）は、モニターチップ用のパ
ターンを示す拡大図である。
のパターンを配置した従来の半導体ウエハのショットマ
ップ図を示しており、（ｂ）は、モニターチップ用のパ
ターンを示す拡大図である。
１ レチクルパターン
２ 回路チップパターン
３ モニタチップ用パターン
４ ダミーパターン
１００ 半導体ウエハ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/30 ５０２Ｖ
５１４Ｅ
(72)発明者 笠松 利光
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 2H095 BB02 BD29
4M106 AA01 AB17
5F004 AA01 EA21
5F046 AA18 BA04 CB17
Claims (9)
- 【請求項１】 集積回路となる回路パターンと、検査用
のモニタチップパターンとを形成したレチクルによって
パターン形成されたフォトレジストを半導体ウエハのマ
スクとして用いたＳｉ基板をエッチングする工程によ
り、集積回路の回路パターン領域とモニタチップパター
ン領域とがパターン形成される半導体装置の製造方法で
あって、 該レチクルには、該モニタチップパターンの周囲の少な
くとも一部に、該回路パターンの露光領域と同程度の露
光領域面積率のパターンを有するダミーパターンが形成
されており、 該エッチング工程により、モニタチップ領域の外縁部に
ダミーパターン領域が形成されることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記レチクルに形成されるダミーパター
ンは、ストライプ状のパターンを有している、請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記レチクルに形成されるダミーパター
ンは、格子状のパターンを有している、請求項１に記載
の半導体装置の製造方法。 - 【請求項４】 前記レチクルは、該モニタチップパター
ンの周囲の全周にわたってダミーパターンが形成されて
いる、請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記レチクルは、該モニタチップパター
ンの外縁部の一部にダミーパターンが形成されており、 前記フォトレジストをマスクとして用いる第１のエッチ
ング工程と、前記モニタチップパターンに隣接する回路
パターンの一部を露光しない領域とする第２のエッチン
グ工程とによって、集積回路が形成される、請求項１に
記載の半導体装置の製造方法。 - 【請求項６】 前記レチクルの前記半導体ウエハの外周
部に該当する部分において、前記回路パターンの中心部
分が半導体ウエハ上にない部分が、露光領域として露光
される、請求項１〜５のいずれかに記載の半導体装置の
製造方法。 - 【請求項７】 前記フォトレジストの前記回路パターン
は、どの部分における１ｍｍ×１ｍｍの正方形の領域に
ついても、露光部と非露光部との面積比が同程度になっ
ている、請求項１〜６のいずれかに記載の半導体装置の
製造方法。 - 【請求項８】 前記レチクルによりパターン形成された
フォトレジストを用いたエッチング工程により、Ｓｉ基
板とは組成の異なる膜がエッチングされる、請求項１〜
７のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 請求項１〜８のいずれかに記載の半導体
装置の製造方法によって製造されることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188809A JP2003007678A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法及びこの方法により製造される半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188809A JP2003007678A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法及びこの方法により製造される半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007678A true JP2003007678A (ja) | 2003-01-10 |
Family
ID=19027835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188809A Pending JP2003007678A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法及びこの方法により製造される半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007678A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
| JP2006293065A (ja) * | 2005-04-12 | 2006-10-26 | Seiko Instruments Inc | 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ |
| US7304323B2 (en) | 2003-12-11 | 2007-12-04 | Nanya Technology Corporation | Test mask structure |
| JP2014212154A (ja) * | 2013-04-17 | 2014-11-13 | 富士電機株式会社 | 半導体装置の製造方法 |
| CN112951803A (zh) * | 2019-11-26 | 2021-06-11 | 华邦电子股份有限公司 | 微影制程的关键尺寸的监控结构 |
-
2001
- 2001-06-21 JP JP2001188809A patent/JP2003007678A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005427A (ja) * | 2003-06-11 | 2005-01-06 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
| US7304323B2 (en) | 2003-12-11 | 2007-12-04 | Nanya Technology Corporation | Test mask structure |
| JP2006293065A (ja) * | 2005-04-12 | 2006-10-26 | Seiko Instruments Inc | 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ |
| JP4648745B2 (ja) * | 2005-04-12 | 2011-03-09 | セイコーインスツル株式会社 | 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ |
| JP2014212154A (ja) * | 2013-04-17 | 2014-11-13 | 富士電機株式会社 | 半導体装置の製造方法 |
| CN112951803A (zh) * | 2019-11-26 | 2021-06-11 | 华邦电子股份有限公司 | 微影制程的关键尺寸的监控结构 |
| CN112951803B (zh) * | 2019-11-26 | 2023-12-01 | 华邦电子股份有限公司 | 微影制程的关键尺寸的监控结构 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050614 |