JP3607022B2

JP3607022B2 - 半導体装置の製造方法

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Publication number: JP3607022B2
Application number: JP31573996A
Authority: JP
Inventors: 治彦小山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-11
Filing date: 1996-11-27
Publication date: 2005-01-05
Anticipated expiration: 2016-11-27
Also published as: JPH09223665A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に光リソグラフィと電子線リソグラフィの両方を用いてレジストマスクを形成し、これを下地層のパターニングマスクとして用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より半導体装置の製造方法においては、半導体基板全面に導電膜を形成し、これをパターニングし、導電膜を所定の形状に加工して配線層等を形成する工程が行われている。
【０００３】
以下に従来の技術として、配線層の形成工程のうち、ＭＯＳトランジスタのゲート電極配線と配線接続部の形成工程について図１２乃至図１４を用いて説明する。尚、以下の説明において配線接続部はゲート電極配線に接続されているものとする。またこの配線接続部は、上層に形成される図示せぬ配線層とゲート電極配線とのコンタクトをとるために、合わせ余裕を持って、その寸法はゲート電極配線に比較し大きめに形成されるものとする。
【０００４】
さらに各図の（ａ）は、発明の実施の形態において参照する図１（ｃ）のＡ−Ａ面に対応する部分の断面図であり、各図の（ｂ）は、Ｂ−Ｂ面に対応する部分の断面図である。
【０００５】
まず図１２に示すように、半導体基板１１１の素子分離領域にはフィールド絶縁膜１１２を、また半導体基板１１１の素子領域上にはゲート絶縁膜１１３を形成する。図においてフィールド絶縁膜１１２は、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法により形成した例を示しているが、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法により形成してもよい。次にこれらの絶縁膜１１２、１１３上に、ゲート電極配線を形成するために多結晶シリコン膜等により導電膜１１４を形成する。次に導電膜１１４上に、キャップ絶縁膜１１５を形成する。尚、導電膜１１４やキャップ絶縁膜１１５は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法やスパッタ法によって堆積する。この後キャップ絶縁膜上に、光リソグラフィ用のレジストか或いは電子線リソグラフィ用のレジストかを塗布し、このレジストを光リソグラフィ、或いは電子線リソグラフィによりゲート電極配線の形状に感光させ、感光させた後のレジストを現像することにより、レジストパターン１１６を形成する。
【０００６】
続いて図１３に示すように、レジストパターン１１６をマスクとして、異方性エッチングによりキャップ絶縁膜１１５をパターニングする。次にアッシング等により、エッチングの際のマスクとして用いたレジストパターン１１６を除去する。
【０００７】
続いて図１４に示すように、パターニングされたキャップ絶縁膜１１５をマスクとして、異方性エッチングにより導電膜１１４をパターニングし、ゲート電極配線とそれに接続される配線接続部を形成する。
【０００８】
上記の例は、ＭＯＳトランジスタのゲート電極配線とこれに接続される配線接続部の領域の形成方法について示しているが、この他、通常の素子間の配線層と配線接続部を形成する場合等についても、上記と同様の製造工程を用いて行うことができる。
【０００９】
【発明が解決しようとする課題】
従来の技術においては、ゲート電極配線を形成するためのマスクとして用いるレジストパターンの形成では、ｇ線やｉ線或いはＫｒＦエキシマレーザーを光源として用いる光リソグラフィが一般的であり、この他、電子線ビームによってパターンを描画する電子線リソグラフィを用いることが考えられる。
【００１０】
光リソグラフィは、レジストパターンの形成に通常用いられている方法であり、スループットも比較的高いため半導体装置の量産に向いている。しかし今後さらに微細化していく超ＬＳＩの製造を考慮すると、解像度の点で問題がある。現状の光リソグラフィ技術では、ＫｒＦエキシマレーザを光源として用いた場合でも、幅０．２５μｍ程度のパターニングが限界とされている。今後の超ＬＳＩの微細化の流れに伴って、配線のデザインルールは０．１ μｍ近辺、もしくはそれ以下になっていくと予測されており、その配線のデザインルールを現状の光リソグラフィ技術を用いてパターニングすることは困難である。
【００１１】
一方電子線リソグラフィは、光リソグラフィと比較して解像度は高く、０．１ μｍ近辺のデザインルールのパターニングに関しては、充分対応することができるとされている。しかし、光リソグラフィと比較すると、スループットが極端に悪いという問題点がある。これは光リソグラフィではレジストの平面を一度に広範囲に感光させることが可能なのに対し、電子線リソグラフィではレジストの平面を一度に広範囲を感光させることができず、描画により感光させる領域を塗りつぶす必要があるからである。
【００１２】
通常、半導体集積回路の素子中の配線のパターンは、デザインルールの比較的大きいパターン、すなわち現状の光リソグラフィでも充分パターニングが可能なパターンと、デザインルールの比較的小さいパターン、すなわち現状の光リソグラフィではパターニングが困難になりつつあるパターンとが混在している。そこでスループットの向上と、解像度の向上の両立のため、デザインルールが小さく、光リソグラフィではパターニングが困難なパターンの形成の際のみ、電子線リソグラフィを用い、その他の部分のパターンの形成には、光リソグラフィを用いることが考えられる。
【００１３】
しかしながら本来、光リソグラフィと電子線リソグラフィとでは、エッチングのマスクとして形成するためのレジストの種類が異なる。従って光リソグラフィと電子線リソグラフィを単純に併用することは不可能である。光リソグラフィと電子線リソグラフィとをそれぞれに対応したレジストを用いて併用しようとすれば、例えば光リソグラフィにより形成したレジストパターンが、電子線に影響されないように、形成したレジストパターンを覆ったマスクを形成した後に、電子線リソグラフィを行う必要が生じたり、エッチングのマスクとして使用した後のレジストパターンを除去する必要等が生じ、工程数の増加を招くこととなる。一方、解像度を落とさずに光、電子線の両方により感光することが可能なレジストの開発も進められているが、まだ実用化には至っていない。
【００１４】
またデザインルールの大きいパターン及び小さいパターンの全てを電子線リソグラフィによりパターニングすることも考えられるが、この場合、スループットが大幅に低下する。即ち、前述のように光リソグラフィではレジストの平面を一度に広範囲に感光させることが可能なのに対して、電子線リソグラフィでは描画によって感光すべき領域を塗りつぶす必要があるからである。現状ではウエハ一枚当たり、レジストの感光に要する時間は、光リソグラフィによる露光ではウエハの移動時間等も含め数分程度であるのに対し、電子線リソグラフィではウエハ一枚当たり数時間は必要である。よって、特に大規模な量産が行われる半導体装置の製造においては、電子線リソグラフィのみでレジストパターンを感光させることは現実的ではない。
【００１５】
【課題を解決するための手段】
本発明は半導体装置の製造方法、特に配線層の形成工程において、スループットの低下を防ぎ、かつ超ＬＳＩの微細化に対応できるよう、小さいデザインルールの部分のレジストのパターニングには電子線リソグラフィを用い、その他の部分のレジストのパターニングには光リソグラフィを用いるための製造方法を提供する。それは以下の手段により行う。
【００１６】
すなわち本発明の第一の手段によれば第一、第二領域を有する半導体基板表面上に第一絶縁膜と、導電膜と、第二絶縁膜と、前記導電膜とエッチング特性が実質的に同様な選択膜とを順次形成する工程と、光リソグラフィ法により前記選択膜表面の前記第一領域上に第一レジストパターンを形成する工程と、前記第一レジストパターンをマスクとし前記選択膜をパターニングする工程と、前記第一レジストパターンを除去する工程と、電子線リソグラフィ法により前記第二絶縁膜表面の前記第二領域上に第二レジストパターンを形成する工程と、前記第二レジストパターンと前記選択膜とをマスクとし前記第二絶縁膜をパターニングする工程と、前記第二レジストパターンを除去する工程と、パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程とを具備することを特徴とする。
【００１７】
また本発明の第二の手段によれば第一、第二領域を有する半導体基板上に第一絶縁膜と、導電膜と、第二絶縁膜と、前記導電膜とエッチング特性が実質的に同様な選択膜とを順次形成する工程と、電子線リソグラフィ法により前記選択膜表面の第二領域上に第二レジストパターンを形成する工程と、前記第二レジストパターンをマスクとし前記選択膜をパターニングする工程と、前記第二レジストパターンを除去する工程と、光リソグラフィ法により前記第二絶縁膜上に第一レジストパターンを形成する工程と、前記第一レジストパターンと前記選択膜をマスクとし前記第二絶縁膜をパターニングする工程と、前記第一レジストパターンを除去する工程と、パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程とを具備することを特徴とする。
【００１８】
【発明の実施の形態】
本発明の第一の実施の形態として、ＭＯＳトランジスタのゲート電極配線とそれに接続される配線接続部の製造工程について、図１乃至図５を参照して説明する。尚、図１（ｃ）は各要素の形成後のＭＯＳトランジスタの上面図の概略を示している。この図では、ゲート電極配線の形成領域２１１、素子形成領域２１２、素子分離領域２１３及び配線接続部の形成領域２１４とを示している。また各図の（ａ）は図１（ｃ）におけるＡ−Ａ面に対応する部分の断面図、つまりゲート電極配線に垂直な方向の断面を示しており、また各図の（ｂ）は図１（ｃ）におけるＢ−Ｂ面に対応する部分の断面図、つまりゲート電極配線に平行な方向の断面を示している。またこの配線接続部は、上層に形成される図示せぬ配線層とゲート電極配線とのコンタクトをとるために、合わせ余裕を持って、その寸法はゲート電極配線に比較し大きめに形成されるものとする。
【００１９】
まず図１（ａ）、（ｂ）に示すように、半導体基板１１上の素子分離領域に、ＬＯＣＯＳ法を用いてフィールド絶縁膜１２を形成する。ＬＯＣＯＳ法に換えてＳＴＩ法によりフィールド絶縁膜を形成することもできる。次にゲート酸化を行い、素子領域上に膜厚５〜２０ｎｍのゲート絶縁膜１３を形成する。次にゲート電極配線を形成するために、ゲート絶縁膜１３上にＣＶＤ法やスパッタ法等により膜厚１００〜４００ｎｍの導電膜１４を形成する。次に導電膜１４上にＣＶＤ法等により膜厚２００ｎｍ程度のキャップ絶縁膜１５を形成する。さらにキャップ絶縁膜１５上に導電膜１４とエッチング特性が実質的に同様な選択膜１６を形成する。
【００２０】
ここで導電膜１４は、リンやボロンを高濃度に含んだ多結晶シリコン、またはタングステン等の高融点金属、または上層にタングステンシリサイドやモリブデンシリサイド等の高融点金属シリサイドを、下層に多結晶シリコンを用いた積層構造、または上層にタングステンやモリブデン等の高融点金属を、下層に多結晶シリコンを用いた積層構造により形成する。
【００２１】
キャップ絶縁膜１５は、導電膜１４とエッチングでの選択比の充分とれる材料、すなわちシリコン酸化膜やシリコン窒化膜等で形成する。
選択膜１６は、導電膜１４とエッチング特性が実質的に同等な材料、すなわち導電膜１４を形成した全部または一部と同一の材料か、あるいは導電膜１４の材料を含有する材料、例えば多結晶シリコンや高融点金属、高融点金属シリサイド、あるいはこれらを含有した材料により形成する。一般に高融点金属や高融点金属シリサイドは多結晶シリコンに対し、そのエッチングの選択比は数倍程度であるため、選択膜１６は多結晶シリコンで形成するのが最も望ましい。具体的には、導電膜１４を多結晶シリコン或いは高融点金属の単層で形成した場合や、導電膜１４を高融点金属或いは高融点金属シリサイドと多結晶シリコンとの積層で形成した場合には、選択膜１６は多結晶シリコンにより形成するのが最も望ましい。
【００２２】
尚、選択膜１６を多結晶シリコンにより形成する場合、この多結晶シリコンの膜厚は、導電膜１４の一部として形成する多結晶シリコンの膜厚以下で形成するのが望ましい。
【００２３】
但し、選択膜１６の膜厚、材料に関しては、後述するゲート電極の形成のためのエッチング時に導電膜１４の除去される部分と共に、除去されるような条件を選択すればよい。
【００２４】
続いて図２に示すように、選択膜１６の全面に光リソグラフィ用のレジストを塗布する。次に光リソグラフィを用い、レジストを所定のパターンに露光し、これを現像することによりレジストパターン２１を形成する。このレジストパターン２１は、光リソグラフィで充分対応することが可能な、デザインルールの比較的大きな箇所に形成する。すなわちゲート電極配線等の光リソグラフィでは対応が困難な箇所ではなく、上層配線との接続をとるための配線接続部やパッドに対応する箇所に形成する。現状の光リソグラフィでは線幅０．２５μｍ程度でパターニングすることが可能であるが、ここではレジストパターンの縦横の寸法は０．８〜１．４ μｍ程度で形成する。
【００２５】
続いて図３に示すように、レジストパターン２１をマスクとして、選択膜１６を異方性エッチングによりエッチングする。この際、キャップ絶縁膜１５と選択膜１６とはエッチングの選択比が大きいため、選択膜１６のみをエッチングし、キャップ絶縁膜１５を残留させることができる。尚、選択膜１６のエッチングに際しては、Ｃｌ_２やＨＢｒ、ＳＦ_６等をエッチングガスとして用いることにより、絶縁膜とのエッチングの選択比を１０乃至３０程度とすることができる。次にレジストパターン２１をアッシング、或いはアッシングと硫酸及び過酸化水素との薬液処理との組み合わせにより除去する。
【００２６】
続いて図４に示すように、キャップ絶縁膜１５上及びパターニングされた選択膜１６上に電子線リソグラフィ用のレジストを塗布する。次に光リソグラフィではパターニングが困難となりつつあるゲート電極配線に対応する箇所のみを、電子線リソグラフィを用いて感光し、現像することにより、レジストパターン４１を形成する。電子線リソグラフィでは線幅０．１ μｍ程度以下でもパターニングすることが可能であるが、ここではレジストパターンの線幅は０．１５μｍ程度で形成する。
【００２７】
尚、光リソグラフィで充分対応が可能なデザインルールの比較的大きいパターンと、光リソグラフィではパターニングが困難となりつつあるデザインルールが比較的小さいパターンとが結合して、一つのパターンを形成している場合には、レジストパターン４１は、選択膜１６にオーバーラップさせて形成することにより、両者の間に多少の合わせずれが生じても対応することが可能である。
【００２８】
続いて図５に示すように、この前の工程までにパターニングが完了しているレジストパターン４１と選択膜１６の双方をマスクとして、キャップ絶縁膜１５を異方性エッチングによりエッチングする。この際、キャップ絶縁膜１５と導電膜１４及び選択膜１６とはエッチングの選択比が比較的大きいので、キャップ絶縁膜１５のみをエッチングし、導電膜１４及び選択膜１６を残留させることができる。尚、キャップ絶縁膜１５のエッチングに際しては、ＣＦ_４やＣＯ、ＣＨＦ_３等を組み合わせてエッチングガスとして用いることにより、導電膜とのエッチングの選択比を１０乃至３０程度とすることができる。次にレジストパターン４１をアッシング等により除去する。
【００２９】
続いて図６に示すように、キャップ絶縁膜１５をマスクとして導電膜１４を異方性エッチングによりエッチングする。この際、選択膜１６は導電膜１４とエッチング特性が実質的に同様なため、導電膜１４と同時にエッチングされ、除去される。従って選択膜１６を除去する工程を省略することができる。尚、導電膜１４のエッチングに際しては、Ｃｌ_２やＨＢｒ、ＳＦ_６等をエッチングガスとして用いることにより、キャップ絶縁膜１５とのエッチングの選択比を１０乃至３０程度とすることができる。以上の工程により、ゲート電極配線とそれに接続される配線接続部の形成工程が終了する。
【００３０】
本発明の第一の実施の形態によれば、キャップ絶縁膜１５上にさらに導電膜１４とエッチング特性が実質的に同様な選択膜１６を形成する。そして光リソグラフィ技術で対応することが可能なデザインルールの大きい部分のレジストパターン２１を形成した後、これをマスクとして選択膜１６のパターニングを行う。次に光リソグラフィ技術では対応することが困難になりつつある部分のレジストパターン４１を電子線リソグラフィを用いて形成し、レジストパターン４１及びパターニングされた選択膜１６をマスクとしてキャップ絶縁膜１５のパターニングを行う。そして最終的にパターニングされたキャップ絶縁膜１５をマスクとして導電膜１４をパターニングする。
【００３１】
次に本発明の第二の実施の形態について、図７乃至図１１を参照して説明する。尚、第一の実施の形態と同一の構成要素については、図中で同一の符号を記し、これらの説明を省略する。また各構成の膜厚や材料についても特に示さない限り、第一の実施の形態と同一とする。尚、各図の（ａ）は図１（ｃ）におけるＡ−Ａ面に対応する断面図、各図の（ｂ）は図１（ｃ）におけるＢ−Ｂ面に対応する断面図である。
【００３２】
まず図７に示すように、半導体基板１１上にゲート絶縁膜１３、導電膜１４、キャップ絶縁膜１５、選択膜１６を順次形成する。この工程は第一の実施の形態における図１に示した工程と同様である。また導電膜１４、キャップ絶縁膜１５、選択膜１６の膜厚、材料についても第一の実施の形態と同様である。次に選択膜１６上に電子線リソグラフィ用のレジストを塗布し、光リソグラフィ技術では対応することが困難となりつつある部分のみを、電子線リソグラフィを用いてパターニングし、レジストパターン７１を形成する。光リソグラフィで充分対応が可能なデザインルールの大きいパターンと、光リソグラフィでは対応が困難となりつつあるデザインルールの小さいパターンが結合している部分がある場合には、レジストパターン７１は本来のパターンよりもデザインルールの大きいパターン側にオーバーラップさせて形成することにより、両者の間に多少の合わせずれが生じても対応することが可能である。
【００３３】
続いて図８に示すように、レジストパターン７１をマスクとして選択膜１６を異方性エッチングによりエッチングする。この際、選択膜１６とキャップ絶縁膜１５とはエッチングの選択比が大きいので、選択膜１６のみをパターニングし、キャップ絶縁膜１５を残留させることができる。次に、レジストパターン７１をアッシング等により除去する。
【００３４】
続いて図９に示すように、光リソグラフィ用のレジストをキャップ絶縁膜１５上及び選択膜１６上に塗布する。次に光リソグラフィを用いて、所定のパターンを露光、現像することによりレジストパターン９１を形成する。このレジストパターン９１は、光リソグラフィで充分対応することが可能な、デザインルールの比較的大きな箇所に形成する。すなわちゲート電極配線等の光リソグラフィでは対応が困難な箇所ではなく、上層配線との接続をとるための配線接続部やパッドを形成する部分に対応する箇所に形成する。
【００３５】
続いて図１０に示すように、レジストパターン９１と選択膜１６の双方をマスクとし、異方性エッチングによりキャップ絶縁膜１５をエッチングする。この際、キャップ絶縁膜１５と導電膜１４及び選択膜１６とはエッチングの選択比が大きいので、キャップ絶縁膜１５のみをエッチングし、導電膜１４及び選択膜１６を残留させることができる。次にレジストパターン９１をアッシング等により除去する。
【００３６】
続いて図１１に示すように、キャップ絶縁膜１５をマスクとして導電膜１４を異方性エッチングによりエッチングする。この際、選択膜１６は導電膜１４とエッチング特性が実質的に同様なため、導電膜１４と共に同時にエッチングされ、除去される。従って選択膜１６を除去する工程を省略することができる。以上の工程により、ゲート電極配線とそれに接続される配線接続部の形成工程が終了する。
【００３７】
第二の実施の形態においては、第一の実施の形態と同様にキャップ絶縁膜１５上にさらに導電膜１４とエッチング特性が実質的に同様な選択膜１６を形成する。そしてまず光リソグラフィ技術で対応することが困難となりつつある部分に、電子線リソグラフィを用いてレジストパターン７１を形成し、これを用いて選択膜１６をパターニングする。次に光リソグラフィで対応が可能なデザインルールの大きい部分のレジストパターン２１を形成した後、これらをマスクとしてキャップ絶縁膜１５のパターニングを行う。そして最終的にパターニングされたキャップ絶縁膜１５をマスクとして導電膜１４をパターニングする。すなわち第一の実施の形態と第二の実施の形態とは、光リソグラフィを用いたレジストパターンの形成と、電子線リソグラフィを用いたレジストパターンの形成の順序が異なる。
【００３８】
以上の各実施の形態では、ゲート電極配線となる導電膜とその上面に形成されるキャップ絶縁膜の積層構造を用い、この積層構造の上に、導電膜とエッチング特性が実質的に同様な選択膜を設けることにより、光リソグラフィと電子線リソグラフィを併用することが可能となる。また選択膜は導電膜のエッチングの工程と同時に除去されるため、これを除去するための工程を省略することが可能となる。これにより、配線層等のパターニングの際、現状の光リソグラフィではパターニングを行うことが困難となりつつあるデザインルールの小さい部分のみを選択し、この部分のみ電子線リソグラフィでパターニングすることが可能となり、超ＬＳＩの微細化に対応し、かつスループットの低下を防ぐことができる。
【００３９】
尚、上記の実施の形態では選択膜１６の膜厚は、導電膜１４の膜厚と同等、さらには導電膜１４の膜厚以上であっても、導電膜のエッチング工程において同時に除去される性質を有すればよい。
また上記の実施の形態では、ゲート電極配線と配線接続部の形成工程について示したが、これに限定されることはなく、導電膜と絶縁層の積層となっている配線層全般の形成工程に適用することが可能である。
さらに半導体基板上に高抵抗を有する導電膜によって形成される抵抗素子と、この抵抗素子に接続される抵抗素子の接続極部の形成工程にも適用することが可能である。すなわち電子線リソグラフィによって、線幅がより狭い領域をパターニングすることができるため、より高抵抗な抵抗素子を微細な領域中に形成することができる。
また上記に示した数値、材料等は上記に限定されるものではなく、種々態様により実施することが可能である。
【００４０】
【発明の効果】
本発明によれば、現状の光リソグラフィ技術では対応することが困難となりつつあるパターンを含む場合、その配線層として形成する膜の上面に、さらにこの配線層とエッチング特性の類似した選択膜を設けることにより、光リソグラフィと電子線リソグラフィとを混用して、パターニングを行うことが可能となる。さらにこの選択膜は、導電膜をエッチングする際に同時にエッチングされて除去されるため、これを除去するための工程を追加する必要が無い。
よって配線層のパターニングの際、現状の光リソグラフィではパターニングを行うことが困難となりつつあるデザインルールの小さい部分のみを選択し、この部分のみ電子線リソグラフィでパターニングすることが可能であり、スループットの低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を説明する工程断面図。
【図２】本発明の図１に続く第一の実施の形態を説明する工程断面図。
【図３】本発明の図２に続く第一の実施の形態を説明する工程断面図。
【図４】本発明の図３に続く第一の実施の形態を説明する工程断面図。
【図５】本発明の図４に続く第一の実施の形態を説明する工程断面図。
【図６】本発明の図５に続く第一の実施の形態を説明する工程断面図。
【図７】本発明の第二の実施の形態を説明する工程断面図。
【図８】本発明の図７に続く第二の実施の形態を説明する工程断面図。
【図９】本発明の図８に続く第二の実施の形態を説明する工程断面図。
【図１０】本発明の図９に続く第二の実施の形態を説明する工程断面図。
【図１１】本発明の図１０に続く第二の実施の形態を説明する工程断面図。
【図１２】従来の製造方法を説明する工程断面図。
【図１３】従来の図１２に続く製造方法を説明する工程断面図。
【図１４】従来の図１３に続く製造方法を説明する工程断面図。
【符号の説明】
１１、１１１半導体基板
１２、１１２フィールド絶縁膜
１３、１１３ゲート絶縁膜
１４、１１４導電膜
１５、１１５キャップ絶縁膜
１６選択膜
２１、４１、７１、９１、１１６レジストパターン
２１１素子形成領域
２１２ゲート電極配線形成領域
２１３素子分離形成領域
２１４配線接続部形成領域

Claims

第一、第二領域を有する半導体基板表面上に第一絶縁膜と、導電膜と、第二絶縁膜と、前記導電膜とエッチング特性が実質的に同様な選択膜とを順次形成する工程と、
光リソグラフィ法により前記選択膜表面の前記第一領域上に第一レジストパターンを形成する工程と、
前記第一レジストパターンをマスクとし前記選択膜をパターニングする工程と、
前記第一レジストパターンを除去する工程と、
電子線リソグラフィ法により少なくとも前記第二絶縁膜表面の前記第二領域上に第二レジストパターンを形成する工程と、
前記第二レジストパターンと前記選択膜とをマスクとし前記第二絶縁膜をパターニングする工程と、
前記第二レジストパターンを除去する工程と、
パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
第一、第二領域を有する半導体基板上に第一絶縁膜と、導電膜と、第二絶縁膜と、前記導電膜とエッチング特性が実質的に同様な選択膜とを順次形成する工程と、
電子線リソグラフィ法により前記選択膜表面の第二領域上に第二レジストパターンを形成する工程と、
前記第二レジストパターンをマスクとし前記選択膜をパターニングする工程と、
前記第二レジストパターンを除去する工程と、
光リソグラフィ法により少なくとも前記第二絶縁膜上に第一レジストパターンを形成する工程と、
前記第一レジストパターンと前記選択膜とをマスクとし前記第二絶縁膜をパターニングする工程と、
前記第二絶縁膜をパターニングする工程の後、前記第一レジストパターンを除去する工程と、
パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程と
を具備することを特徴とする半導体装置の製造方法。
前記導電膜をパターニングする工程において、パターニングされた前記選択膜を同時に除去することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記選択膜の膜厚を前記導電膜の膜厚以下に形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第一領域は配線接続部形成領域であり、前記第二領域はゲート電極配線形成領域であることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第一領域は抵抗素子接続部形成領域であり、前記第二領域は抵抗素子形成領域であることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記導電膜と前記選択膜とを同一の材料かまたは同一の材料を含有させて形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記導電膜を高融点金属シリサイドと多結晶シリコンとの積層で形成し、前記選択膜を多結晶シリコンにより形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記導電膜を高融点金属と多結晶シリコンとの積層で形成し、前記選択膜を多結晶シリコンにより形成すること特徴とする請求項１または２記載の半導体装置の製造方法。
前記導電膜と前記選択膜とを多結晶シリコンで形成すること特徴とする請求項１または２記載の半導体装置の製造方法。
前記選択膜として形成する多結晶シリコンの膜厚を、前記導電膜として形成する多結晶シリコンの膜厚以下に形成することを特徴とする請求項８乃至１０記載の半導体装置の製造方法。
前記第二絶縁膜をシリコン酸化膜またはシリコン窒化膜により形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第一領域と前記第二領域とが隣接する場合、前記第二レジストパターンを前記第一領域上の一部にも前記第二領域上から延長して形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
第一、第二領域を有する半導体基板表面上に第一絶縁膜と、導電膜と、第二絶縁膜と、選択膜とを順次形成する工程と、
光リソグラフィ法により前記選択膜表面の前記第一領域上に第一レジストパターンを形成する工程と、
前記第一レジストパターンをマスクとし前記選択膜をパターニングする工程と、
前記第一レジストパターンを除去する工程と、
電子線リソグラフィ法により少なくとも前記第二絶縁膜表面の前記第二領域上に第二レジストパターンを形成する工程と、
前記第二レジストパターンと前記選択膜とをマスクとし前記第二絶縁膜をパターニングする工程と、
前記第二レジストパターンを除去する工程と、
パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程とを具備し、
前記選択膜は、前記導電膜をパターニングする工程において、同時に除去される特性をもって形成することを特徴とする半導体装置の製造方法。
第一、第二領域を有する半導体基板上に第一絶縁膜と、導電膜と、第二絶縁膜と、選択膜とを順次形成する工程と、
電子線リソグラフィ法により前記選択膜表面の第二領域上に第二レジストパターンを形成する工程と、
前記第二レジストパターンをマスクとし前記選択膜をパターニングする工程
と、
前記第二レジストパターンを除去する工程と、
光リソグラフィ法により少なくとも前記第二絶縁膜上に第一レジストパターンを形成する工程と、
前記第一レジストパターンと前記選択膜とをマスクとし前記第二絶縁膜をパターニングする工程と、
前記第二絶縁膜をパターニングする工程の後、前記第一レジストパターンを除去する工程と、
パターニングされた前記第二絶縁膜をマスクとして前記導電膜をパターニングする工程とを具備し、
前記選択膜は、前記導電膜をパターニングする工程において、同時に除去される特性をもって形成することを特徴とする半導体装置の製造方法。