JPH11204506A - 回路パターンが形成されたウェハおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウェハ内に形成される各半導体チップの配線
等の加工寸法のばらつきの低減が図られた回路パターン
が形成されたウェハを提供する。 【解決手段】 ウェハ１の表面は、回路パターンが形成
された素子形成領域２と素子非形成領域３とに区画され
る。素子形成領域２には、複数のチップ形成領域２ａが
形成されている。素子非形成領域３には、回路パターン
と同じ層からなるダミーパターンが形成されている。ダ
ミーパターンの領域が素子非形成領域３において占める
割合が、回路パターンが素子形成領域２において占める
割合と実質的に同じである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路パターンが形
成されたウェハおよびその製造方法に関し、特に、ウェ
ハ面内における加工精度ばらつきが低減される回路パタ
ーンが形成されたウェハおよびその製造方法に関するも
のである。

【０００２】

【従来の技術】従来の回路パターンが形成されたウェハ
の一例について図を用いて説明する。図１４を参照し
て、ウェハ１０１の表面は、所定の半導体素子を含む回
路パターンが形成された素子形成領域１０２と、ウェハ
１０１周辺近傍の素子非形成領域１０３とに区画され
る。素子形成領域１０２では、ダイシングライン１０４
で区画された複数のチップ形成領域１０２ａが形成され
ている。素子非形成領域１０３では、面積上回路パター
ンを完全に形成することができない。このため、素子非
形成領域１０３では、パターニングは施されていない。

【０００３】次に、上述した回路パターンが形成された
ウェハの製造方法の一例について、図１４中に示すＡ、
ＢおよびＣ点付近における断面図を用いて説明する。図
１５を参照して、シリコン基板１０５上に活性領域を形
成するための素子分離膜１０６を形成する。次に、図１
６を参照して、シリコン基板１０５上に、シリコン酸化
膜１０７を形成する。そのシリコン酸化膜１０７上に、
ポリシリコン膜とタングステンシリサイド膜とを積層さ
せた導電膜１０８を形成する。

【０００４】次に図１７を参照して、導電膜１０８上に
フォトレジスト（図示せず）を塗布するとともに、所定
の写真製版を施しフォトレジスト１０９ａを形成する。
このとき、Ｃ点を含む素子非形成領域内のフォトレジス
トにはパターニングは施されず、フォトレジスト１０９
ｂとして存在している。

【０００５】次に図１８を参照して、フォトレジスト１
０９ａ、１０９ｂをマスクとして、ＣＦ₄ などのエッチ
ングガスを用い、導電膜１０８およびシリコン酸化膜１
０７に異方性エッチングを施し、ゲート電極１０８ａお
よびゲート酸化膜１０７ａを形成する。Ｃ点近傍では、
導電膜１０８ｂおよびシリコン酸化膜１０７ｂがエッチ
ングが施されずに残っている。その後、フォトレジスト
１０９ａ、１０９ｂを除去する。

【０００６】次に図１９を参照して、ゲート電極１０８
ａを挟んで、シリコン基板１０５の表面に１対のソース
・ドレイン領域１１０ａ、１１０ｂを形成する。ゲート
電極１０８ａの両側面にサイドウォール１１１を形成す
る。ゲート電極１０８ａおよびサイドウォール１１１を
覆うように、シリコン基板１０５上にシリコン酸化膜１
１２を形成する。これにより、素子形成領域には、ゲー
ト電極１０８ａと１対のソース・ドレイン領域１１０
ａ、１１０ｂとを含むＭＯＳトランジスタが形成され
る。

【０００７】次に図２０を参照して、シリコン酸化膜１
１２にソース・ドレイン領域１１０ａ、１１０ｂの表面
を露出するコンタクトホールを形成するとともに、その
コンタクトホールを埋込むようにポリシリコン膜などの
導電体１１４を形成する。その後、シリコン酸化膜１１
２上に、所定の導電膜（図示せず）を形成する。その導
電膜上に所定のフォトレジストパターン（図示せず）を
形成する。そのフォトレジストパターンをマスクとし
て、導電膜に異方性エッチングを施し、導電体１１４に
電気的に接続される第１配線１１３を形成する。このと
き、素子非形成領域では、導電膜に異方性エッチングが
施されないため、導電膜は導電層１１３ａとして存在し
ている。

【０００８】次に、第１配線１１３を覆うように、シリ
コン酸化膜１１２上に層間絶縁膜１１５を形成する。そ
の後、第１配線１１３を形成した方法と同様の方法によ
り、第２配線１１６を形成する。このとき、Ｃ点を含む
素子非形成領域では、導電層１１６ａが存在している。
次に、第２配線層１１６を覆うように層間絶縁膜１１７
を形成する。この後、パッシベーション膜（図示せず）
等を形成してウェハが完成する。

【０００９】完成したウェハにおけるＡ点やＢ点を含む
素子形成領域の各チップ形成領域では、ＭＯＳトランジ
スタなどの半導体素子や配線を含む回路パターンが形成
されている。

【００１０】一方、Ｃ点を含む素子非形成領域では、半
導体素子や配線を形成するための所定の膜が、パターニ
ングが施されずにそのまま残っている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た製造方法によって得られたウェハでは、以下に示すよ
うな問題点があった。たとえば、図１８に示す工程で
は、ゲート電極１０８ａを形成するために、導電膜にエ
ッチングが施される。このとき、素子形成領域では、ゲ
ート電極を形成するための所定のパターニングが施され
たフォトレジスト１０９ａが導電膜１０８上に形成され
ている。

【００１２】一方、ウェハ周辺の素子非形成領域では、
ゲート電極を形成しないため、パターニングが施されて
いないフォトレジスト１０９ｂが導電膜１０８上を覆っ
ている。そのフォトレジスト１０９ａ、１０９ｂをマス
クとして、導電膜１０８に異方性エッチングが施され
る。

【００１３】異方性エッチングは、通常ドライエッチン
グ技術が適用される。ドライエッチングの基本原理は、
被エッチング膜と反応して揮発性物質を生成させるよう
なガスを供給するとともに、プラズマ放電励起によって
そのガスを活性化させ、反応を促進させてエッチングを
行なうものである。このため、エッチングによる加工形
状は、ガスの流量や、プラズマのパワーに大きく依存し
ている。実際のプロセスでは、ウェハはドライエッチン
グ装置のチャンバ内に配置されて、そのチャンバ内にガ
スが供給される。そして、ウェハの表面はプラズマに晒
される。

【００１４】このとき、ウェハの素子非形成領域におい
てフォトレジストの領域の占める割合は、素子形成領域
においてフォトレジストの領域の占める割合よりも十分
に大きい。このため、ウェハ周辺のフォトレジストに
は、容易に電荷が蓄積されやすい。この蓄積された電荷
の影響を受けて、素子形成領域内でも、ウェハ中央近傍
の位置Ａと素子非形成領域近傍の位置Ｂとで、ガスと被
エッチング膜との反応に差が生じることがあった。この
ため、特に素子非形成領域近傍の位置Ｂにおけるゲート
絶縁膜の加工形状として、図２１に示すように、所定の
幅よりも短いゲート電極１０８ｃおよびゲート酸化膜１
０７ｃが形成されることがあった。また、ガス流量やプ
ラズマのパワーによっては、所定の幅よりも長いゲート
電極１０８ｄおよびゲート酸化膜１０７ｄが形成される
ことがあった。

【００１５】このような加工形状の違いは、ゲート電極
に限られず、たとえば、図２０に示す工程において形成
される第１配線１１３、第２配線１１６についても、同
様な理由によって発生することがあった。その結果、第
１配線、第２配線およびゲート電極の配線抵抗が変動し
て、ウェハ内に形成される半導体チップの電気的特性
に、ばらつきが生じることがあった。

【００１６】本発明は上記問題点を解決するためになさ
れたものであり、ウェハ内に形成される各半導体チップ
の配線等の加工寸法のばらつきの低減が図られる、回路
パターンが形成されたウェハとその製造方法とを提供す
ることを目的とする。

【００１７】

【課題を解決するための手段】本発明の１つの局面にお
ける回路パターンが形成されたウェハは、素子形成領域
と、素子非形成領域と、所定の回路パターンと、所定の
パターンとを備えている。素子形成領域は、ウェハ主表
面に形成され、ダイシングラインで区画された複数のチ
ップ形成領域を含んでいる。素子非形成領域は、ウェハ
主表面に形成され、チップを形成しない。所定の回路パ
ターンは、素子形成領域に形成されている。所定のパタ
ーンは、素子非形成領域に形成され、所定の回路パター
ンと同じ層からなり、回路パターンと異なっている。所
定のパターンの領域の素子非形成領域に占める割合が、
回路パターンの領域の素子形成領域に占める割合と実質
的に同じである。

【００１８】本発明の他の局面における回路パターンが
形成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域と、チップを形成しない素子非形成領域とに区
切る。ウェハの主表面に、絶縁膜を形成する。その絶縁
膜上に、半導体素子を含む回路パターンを形成するため
の所定の膜を形成する。素子形成領域の所定の膜上に、
第１フォトレジストパターンを形成する。素子非形成領
域の所定の膜上に、第２フォトレジストパターンを形成
する。第１フォトレジストパターンおよび第２フォトレ
ジストパターンをマスクとして、所定の膜にエッチング
を施す。第２フォトレジストパターンを形成する工程
は、素子非形成領域において、第２フォトレジストパタ
ーンの領域が占める割合を、素子形成領域において第１
フォトレジストパターンの領域が占める割合と実質的に
同じになるようにする。

【００１９】好ましくは、第２フォトレジストパターン
を形成する工程は、第２フォトレジストパターンを形成
するためのフォトマスクとして、第１フォトレジストパ
ターン形成するためのフォトマスクにおける露光光を透
過させる領域と遮蔽する領域との比と実質的に同じ比に
なる透過領域と遮光領域とが形成されたフォトマスクを
用いる。

【００２０】また好ましくは、第２フォトレジストパタ
ーンを形成する工程は、フォトマスクを透過してレジス
トに実質的に照射される露光光の露光量を変えることに
よって行なう。

【００２１】

【発明の実施の形態】本発明の実施の形態に係る回路パ
ターンが形成されたウェハと、その製造方法について図
を用いて説明する。まず図１を参照して、ウェハ１の表
面は、所定の半導体素子を含む回路パターンが形成され
た素子形成領域２と、ウェハ１の周辺近傍の素子非形成
領域３とに区画される。素子形成領域１０２では、ダイ
シングライン４で区画された複数のチップ形成領域２ａ
が形成されている。素子非形成領域３は、面積上、チッ
プ形成領域を完全に形成することができない領域であ
る。この素子非形成領域３では、回路パターンと同じ層
からなる所定のパターンとしてのダミーパターンが形成
されている。

【００２２】このダミーパターンは、ダミーパターンの
領域の素子非形成領域３に占める割合が、素子形成領域
２に占める回路パターンの領域の割合と実質的に同じに
なるように形成されている。回路パターンとダミーパタ
ーンとを同時に形成することにより、素子形成領域内の
回路パターンの加工寸法のばらつきが低減される。これ
については、後に詳しく説明する。

【００２３】次に、上述した回路パターンが形成された
ウェハの製造方法の一例について、ウェハ１内のＡ点、
Ｂ点およびＣ点付近における断面図を用いて説明する。
なお、Ａ点およびＢ点は、図１中に示す素子形成領域２
内のそれぞれ中央近傍および外周近傍の位置である。Ｃ
点は、素子非形成領域３内の任意の位置である。

【００２４】まず図２を参照して、シリコン基板５上に
活性領域を形成するための素子分離膜６を形成する。次
に、図３を参照して、シリコン基板５上にシリコン酸化
膜７を形成する。そのシリコン酸化膜７上に、たとえ
ば、ポリシリコン膜とタングステンシリサイド膜とを積
層させた導電膜８を形成する。

【００２５】次に図４を参照して、導電膜８上にフォト
レジスト（図示せず）を塗布するとともに、所定の写真
製版を施し、第１フォトレジストパターンとしてのフォ
トレジスト９ａを形成する。このとき、素子非形成領域
内のＣ点近傍のフォトレジストには、ダミーパターンを
形成するための、第２フォトレジストパターンとしての
フォトレジスト９ｂを形成する。

【００２６】フォトレジスト９ｂの領域が素子非形成領
域において占める割合は、フォトレジスト９ａの領域が
素子形成領域において占める割合と実質的に同じであ
る。なお、フォトレジスト９ｂのパターンの例について
は、後で詳しく説明するが、フォトレジスト９ａのパタ
ーンの最小寸法よりも、１桁から２桁程度大きい寸法か
らなるパターンが好ましい。

【００２７】次に図５を参照して、フォトレジスト９
ａ、９ｂをマスクとして、導電膜８およびシリコン酸化
膜７に異方性エッチングを施す。異方性エッチングは従
来の技術の項において説明したように、ドライエッチン
グ装置のチャンバ内に、たとえばＣＦ₄ などのガスを導
入することによって行なわれる。このとき、ウェハはプ
ラズマにさらされる。フォトレジスト９ｂは、上述した
条件をもって形成されているため、従来の技術の場合の
ように、過度に電荷が蓄積されるようなことはなくな
る。

【００２８】このため、特にＢ点近傍では、ガスと導電
膜８との反応が電荷による影響を受けることが抑制さ
れ、Ａ点近傍とほぼ同様な所定幅のゲート電極８ａおよ
びゲート酸化膜７ａが形成される。これにより、素子形
成領域内において、ゲート電極８ａの加工寸法のばらつ
きが低減する。また、素子非形成領域では、導電膜８
ｂ、シリコン酸化膜７ｂからなるダミーパターン２１ａ
が形成される。その後、フォトレジスト９ａ、９ｂを除
去する。

【００２９】次に図６を参照して、ゲート電極８ａを挟
んでシリコン基板５の表面に、１対のソース・ドレイン
領域１０ａ、１０ｂを形成する。ゲート電極８ａの両側
面に、サイドウォール１１を形成する。ゲート電極８ａ
およびサイドウォール１１を覆うように、シリコン基板
５上にシリコン酸化膜１２を形成する。これにより、素
子形成領域には、ゲート電極８ａと１対のソース・ドレ
イン領域１０ａ、１０ｂとを含むＭＯＳトランジスタが
形成される。

【００３０】次に図７を参照して、シリコン酸化膜１２
に、ソース・ドレイン領域１０ａ、１０ｂの表面を露出
するコンタクトホールを形成するとともに、そのコンタ
クトホール埋込むようにポリシリコン膜などの導電体１
４を形成する。その後、シリコン酸化膜１２上に、所定
の導電膜（図示せず）を形成する。その導電膜上に所定
のフォトレジストパターン（図示せず）を形成する。

【００３１】この工程では、図４に示す工程と同様に、
第１配線１３を形成するためのフォトレジストのパター
ンと、ダミーパターン２１ｂを形成するためのフォトレ
ジストのパターンとが形成される。そのフォトレジスト
のパターンをマスクとして、導電膜に異方性エッチング
が施される。このとき、図５に示す工程において説明し
た理由と同様の理由により、素子形成領域内における第
１配線１３の加工寸法のばらつきが低減する。

【００３２】次に、第１配線１３およびダミーパターン
２１ｂを覆うようにシリコン酸化膜１２上へ層間絶縁膜
１５を形成する。その後、第１配線１３を形成した方法
と同様の方法を用いて、第２配線１６およびダミーパタ
ーン２１ｃを形成する。第２配線１６も、第１配線１３
と同様に、素子形成領域内において、加工寸法のばらつ
きが低減している。

【００３３】次に、第２配線１６およびダミーパターン
２１ｃを覆うように層間絶縁膜１７を形成する。この
後、パッシベーション膜（図示せず）等を形成してウェ
ハが完成する。完成したウェハの素子形成領域２内の各
チップ形成領域２ａでは、ゲート電極８ａ、第１配線１
３、第２配線１６等の加工寸法のばらつきが低減されて
いるため、ウェハ内の半導体チップの電気的特性のばら
つきが低減する。

【００３４】次に、ウェハの素子非形成領域に形成され
るダミーパターンの具体例について説明する。図４に示
す工程において説明したように、フォトレジスト９ｂの
領域が非形成領域において占める割合（割合Ａ）が、フ
ォトレジスト９ａの領域が素子形成領域において占める
割合（割合Ｂ）と実質的に同じになるように、フォトレ
ジスト９ｂが形成されている。

【００３５】そこで、たとえば、素子形成領域における
割合Ｂが５０％であるとする。この場合には、素子非形
成領域には、図８または図９に示すような、フォトレジ
スト２０ａの幅と隣接するフォトレジスト２０ａの間隔
とが等しいストライプ状のフォトレジストのパターンを
形成してもよい。また、図１０または図１１に示すよう
に、複数の矩形のフォトレジスト２０ｂを、それぞれの
４隅で接するように配置させたフォトレジストのパター
ンを形成してもよい。

【００３６】上述したフォトレジストのパターンは、そ
れぞれのパターンに対応する透過領域と遮光領域とが形
成されたフォトマスクを用いて露光光をフォトレジスト
に照射し、現像することによって得られる。この場合に
は、フォトマスクの透過領域と遮光領域との面積比は、
実質的に同じになる。

【００３７】フォトレジストのパターンの大きさとして
は、たとえば、回路パターンのデザインルールが０．２
μｍであれば、図８〜図１１に示すＬ、Ｓ、Ａ、Ｂは、
１０μｍ程度であるのが望ましい。このようなフォトレ
ジストのパターンをマスクとして形成されたダミーパタ
ーンは、容易に剥がれることがなく、ウェハ周辺からの
発塵を抑制することができる。

【００３８】ところで、半導体素子や配線などの回路パ
ターンは、複数の所定の膜を堆積することによって形成
される。しかも、回路パターンの領域の素子形成領域に
おいて占める割合は、各所定の膜によって異なることが
ある。このとき、素子非形成領域にそれぞれ対応するダ
ミーパターンを形成するために、フォトマスクを用意す
るのは製造コストの上昇を招く。

【００３９】そこで、フォトマスクを透過してレジスト
に照射される露光光の露光量を増減することによって、
対応するフォトレジストのパターンを形成するのが望ま
しい。たとえば、図１２や図１３に示すフォトマスク２
２、２３のパターンでは、透過領域２２ｂ、２３ｂと遮
光領域２２ａ、２３ａとの面積の比は１対１ではなく、
透過領域２２ｂ、２３ｂより遮光領域２２ａ、２３ａの
方が広い。このようなフォトマスク２２、２３を用い
て、ネガレジストに露光光を照射させて現像した場合に
は、ホールや矩形状のフォトレジストのパターンが形成
される。そのフォトレジストパターンの領域が素子非形
成領域において占める割合は、５０％よりも小さい。

【００４０】このとき、ネガレジストに照射する露光光
の露光量を増加することによって、そのフォトレジスト
のホールや矩形のサイズを設計寸法よりも大きく形成す
ることができる。その結果、図８〜図１１の場合と同様
に、フォトレジストの領域とフォトレジストが被覆され
ていない領域との面積の比がほぼ１対１になるようなフ
ォトレジストパターンを形成することができる。つま
り、素子非形成領域において、割合Ａが５０％のフォト
レジストパターンを形成することができる。

【００４１】これにより、回路パターンに対応する各ダ
ミーパターンを形成するためのフォトマスクとしては、
各ダミーパターンを形成する際の露光量を調整すること
により、１枚のフォトマスクで対応できることになる。
その結果、製造コストの上昇を最小限に抑えることがで
きる。

【００４２】なお、今回開示された実施の形態はすべて
の点の例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。

【００４３】

【発明の効果】本発明の１つの局面における回路パター
ンが形成されたウェハは、素子形成領域と、素子非形成
領域と、所定の回路パターンと、所定のパターンとを備
えている。素子形成領域は、ウェハ主表面に形成され、
ダイシングラインで区画された複数のチップ形成領域を
含んでいる。素子非形成領域は、ウェハ主表面に形成さ
れ、チップを形成しない。所定の回路パターンは、素子
形成領域に形成されている。所定のパターンは、素子非
形成領域に形成され、所定の回路パターンと同じ層から
なり、回路パターンと異なっている。所定のパターンの
領域の素子非形成領域に占める割合が、回路パターンの
領域の素子形成領域に占める割合と実質的に同じであ
る。

【００４４】この構造によれば、回路パターンと所定の
パターンとを形成する際に、回路パターンを形成するた
めの層上には、フォトレジストパターンが形成される。
このとき、素子非形成領域のフォトレジストのパターン
の領域が素子非形成領域において占める割合が、素子形
成領域のフォトレジストパターンの領域が素子形成領域
において占める割合と実質的に同じになる。これによ
り、エッチングの際に、素子非形成領域に形成されたフ
ォトレジストのパターンと素子形成領域に形成されたフ
ォトレジストのパターンとにおいて、素子非形成領域に
形成されたフォトレジストのパターンに過度に電荷が蓄
積されることがなくなる。このため、素子形成領域内に
おける外周近傍の位置と中央近傍の位置とにおいて、電
荷による影響が抑制されて、異方性エッチングによる回
路パターンの加工寸法のばらつきが低減する。その結
果、半導体チップの加工寸法のばらつきの低減が図られ
たウェハが得られる。

【００４５】本発明の他の局面における回路パターンが
形成されたウェハの製造方法は、以下の工程を備えてい
る。ウェハ主表面を、複数のチップ形成領域を含む素子
形成領域と、チップを形成しない素子非形成領域とに区
切る。ウェハの主表面に、絶縁膜を形成する。その絶縁
膜上に、半導体素子を含む回路パターンを形成するため
の所定の膜を形成する。素子形成領域の所定の膜上に、
第１フォトレジストパターンを形成する。素子非形成領
域の所定の膜上に、第２フォトレジストパターンを形成
する。第１フォトレジストパターンおよび第２フォトレ
ジストパターンをマスクとして、所定の膜にエッチング
を施す。第２フォトレジストパターンを形成する工程
は、素子非形成領域において、第２フォトレジストパタ
ーンの領域が占める割合を、素子形成領域において第１
フォトレジストパターンの領域が占める割合と実質的に
同じになるようにする。

【００４６】この製造方法によれば、素子非形成領域に
おいて、第２フォトレジストパターンの領域が占める割
合が、素子形成領域において、第１フォトレジストパタ
ーンの領域が占める割合と実質的に同じになる。このた
め、所定の膜にエッチングを施す工程の際に、第１フォ
トレジストパターンと第２フォトレジストパターンとに
おいて、第２フォトレジストパターンに過度に電荷が蓄
積されることが抑制される。これにより、電荷による影
響が抑制されて、素子形成領域内における外周近傍の位
置と中央近傍の位置とにおいて、回路パターンの加工寸
法のばらつきが低減する。その結果、ウェハ内の各半導
体チップの回路パターンの加工寸法のばらつきが低減さ
れたウェハを製造することができる。

【００４７】好ましくは、第２フォトレジストパターン
を形成する工程は、第２フォトレジストパターンを形成
するためのフォトマスクとして、第１フォトレジストパ
ターン形成するためのフォトマスクにおける露光光を透
過させる領域と遮蔽する領域との比と実質的に同じ比に
なる透過領域と遮光領域とが形成されたフォトマスクを
用いる。

【００４８】この場合には、上述した所定の比を有する
任意の透過および遮光領域が形成されたフォトマスクを
用いて、たとえば、回路パターンの幅に比べて十分に大
きいフォトレジストパターンを形成することができる。
このフォトレジストパターンをマスクとして所定の膜か
ら形成されたパターンは、素子非形成領域から容易に剥
がれるようなことがなくなる。その結果、ウェハ周辺か
ら発生する異物が低減する。

【００４９】また好ましくは、第２フォトレジストパタ
ーンを形成する工程は、フォトマスクを透過してレジス
トに実質的に照射される露光光の露光量を変えることに
よって行なう。

【００５０】半導体チップの回路パターンは、複数の所
定の膜を確保することによって形成される。そして、回
路パターンをなす所定の膜の領域の素子形成領域に占め
る割合は、各所定の膜によって異なることがある。この
ような場合でも、露光装置の露光量を調整することによ
り、たとえば１枚のフォトマスクでもって各所定の膜上
に所定の第２フォトレジストパターンを形成することが
できる。これにより、第２フォトレジストパターンを形
成するために必要なフォトマスクの枚数が最小限に抑え
られ、製造コストの上昇を最小限に抑えることができ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る回路パターンが形
成されたウェハの一平面図である。

【図２】 本発明の実施の形態に係る回路パターンが形
成されたウェハの製造方法の一工程を示す断面図であ
る。

【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。

【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。

【図８】 ダミーパターンを形成するためのフォトレジ
ストのパターンの第１の例を示す平面図である。

【図９】 ダミーパターンを形成するためのフォトレジ
ストのパターンの第２の例を示す平面図である。

【図１０】 ダミーパターンを形成するためのフォトレ
ジストのパターンの第３の例を示す平面図である。

【図１１】 ダミーパターンを形成するためのフォトレ
ジストのパターンの第４の例を示す平面図である。

【図１２】 ダミーパターンを形成するための第１のフ
ォトマスクのパターンの平面図である。

【図１３】 ダミーパターンを形成するための第２のフ
ォトマスクのパターンの平面図である。

【図１４】 従来の回路パターンが形成されたウェハの
一平面図である。

【図１５】 従来の回路パターンが形成されたウェハの
製造方法の一工程を示す断面図である。

【図１６】 図１５に示す工程の後に行なわれる工程を
示す断面図である。

【図１７】 図１６に示す工程の後に行なわれる工程を
示す断面図である。

【図１８】 図１７に示す工程の後に行なわれる工程を
示す断面図である。

【図１９】 図１８に示す工程の後に行なわれる工程を
示す断面図である。

【図２０】 図１９に示す工程の後に行なわれる工程を
示す断面図である。

【図２１】 従来の製造方法の問題点を示す一断面図で
ある。

【符号の説明】

１ ウェハ、２ 素子形成領域、３ 素子非形成領域、
４ ダイシングライン、５ シリコン基板、６ 素子分
離膜、７，７ｂ，１２ シリコン酸化膜、７ａゲート酸
化膜、８，８ｂ 導電膜、８ａ ゲート電極、９ａ，９
ｂ フォトレジスト、１０ａ，１０ｂ ソース・ドレイ
ン領域、１１ サイドウォール、１３第１配線、１３
ａ，１６ａ 導電層、１４ 導電体、１５，１７ 層間
絶縁膜、１６ 第２配線、２０ フォトレジスト、２１
ａ，２１ｂ，２１ｃ ダミーパターン。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ウェハ主表面に形成され、ダイシングラ
   インで区画された複数のチップ形成領域を含む素子形成
   領域と、 前記ウェハ主表面に形成された、チップを形成しない素
   子非形成領域と、 前記素子形成領域に形成された、所定の回路パターン
   と、 所定の前記回路パターンと同じ層からなり、前記素子非
   形成領域に形成された、前記回路パターンと異なる所定
   のパターンとを備え、 所定の前記パターンの領域の前記素子非形成領域に占め
   る割合が、前記回路パターンの領域の前記素子形成領域
   に占める割合と実質的に同じである、回路パターンが形
   成されたウェハ。
2. 【請求項２】 ウェハ主表面を、複数のチップ形成領域
   を含む素子形成領域と、チップを形成しない素子非形成
   領域とに区切る工程と、 前記ウェハの主表面に、半導体素子を含む回路パターン
   を形成するための所定の膜を形成する工程と、 前記素子形成領域の前記所定の膜上に、第１フォトレジ
   ストパターンを形成する工程と、 前記素子非形成領域の前記所定の膜上に、第２フォトレ
   ジストパターンを形成する工程と、 前記第１フォトレジストパターンおよび前記第２フォト
   レジストパターンをマスクとして、前記所定の膜にエッ
   チングを施す工程とを備え、 前記第２フォトレジストパターンを形成する工程は、前
   記素子非形成領域において、前記第２フォトレジストパ
   ターンの領域が占める割合を、前記素子形成領域におい
   て、前記第１フォトレジストパターンの領域が占める割
   合と実質的に同じにする、回路パターンが形成されたウ
   ェハの製造方法。
3. 【請求項３】 前記第２フォトレジストパターンを形成
   する工程は、前記第２フォトレジストパターンを形成す
   るためのフォトマスクとして、前記第１フォトレジスト
   パターン形成するためのフォトマスクにおける露光光を
   透過させる領域と遮光する領域との比と実質的に同じ比
   になる透過領域と遮光領域とが形成されたフォトマスク
   を用いる、請求項２記載の回路パターンが形成されたウ
   ェハの製造方法。
4. 【請求項４】 前記第２フォトレジストパターンを形成
   する工程は、フォトマスクを透過してフォトレジストに
   実質的に照射される露光光の露光量を調整することによ
   り行なう、請求項２または３に記載の回路パターンが形
   成されたウェハの製造方法。