KR19990057080A - 반도체소자의 제조방법 - Google Patents

Abstract

반도체소자의 제조방법에 관한 것으로 특히, SAC(Self Aligned Contact)을 형성할 때 접촉면적 및 배선간의 신뢰도를 향상하기에 적당한 반도체소자의 제조방법에 관한 것이다. 이와 같은 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판상에 게이트 절연막, 제 1전도층 및 캡 게이트 절연막을 형성하는 단계, 상기 캡 게이트 절연막, 제 1전도층 및 게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극을 형성하는 단계, 상기 캡 게이트 절연막 및 게이트 전극을 포함한 기판 전면에 제 1절연막과, 상기 제 1절연막상에 제 2절연막을 차례로 형성하는 단계, 상기 게이트 전극 측면의 상기 제 2절연막 양측면에 측벽 스페이서를 형성하는 단계, 상기 게이트 전극 사이의 상기 측벽 스페이서를 제거하는 단계, 상기 측벽 스페이서가 제거되어 노출된 상기 게이트 전극 사이의 상기 제 2, 제 1절연막을 상기 반도체기판이 노출될 때까지 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀 및 콘택홀에 인접한 상기 게이트 전극 상측의 상기 제 2절연막상에 제 2전도층을 형성하는 단계를 포함한다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로 특히, SAC(Self Aligned Contact)을 형성할 때 접촉면적 및 배선간의 신뢰도를 향상하기에 적당한 반도체소자의 제조방법에 관한 것이다.

이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 제조방법을 설명하기로 한다.

도 1a 내지 도 1g는 종래 반도체소자의 제조공정 단면도이다.

먼저, 도 1a에 나타낸 바와 같이 반도체기판(1) 상에 게이트 산화막(2), 폴리실리콘층(3) 및 캡 게이트 산화막(4)을 차례로 형성한다.

도 1b에 나타낸 바와 같이, 상기 캡 게이트 산화막(4) 및 폴리실리콘층(3)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소정간격으로 게이트 전극(3a)들을 형성한다. 이어서, 상기 게이트 전극(3a)을 포함한 상기 기판 전면에 제 1ILD층(5)을 형성한다.

도 1c에 나타낸 바와 같이, 반응성 이온 식각법을 이용한 에치백공정으로 상기 제 1ILD층(5)을 식각하여 상기 게이트 전극(3a) 및 캡 게이트 산화막(4)의 측면에 측벽 스페이서(5a)를 형성한다.

도 1d에 나타낸 바와 같이, 상기 캡 게이트 산화막(4) 및 측벽 스페이서(5a)를 포함한 기판 전면에 제 2ILD층(6)을 형성한다. 이때, 상기 제 2ILD층(6)은 산화물로 형성한다.

도 1e에 나타낸 바와 같이, 상기 제 2ILD층(6)상에 감광막(PR)을 도포한다. 이어서, 노광 및 현상공정으로 상기 게이트 전극들(3a) 사이의 상기 감광막(PR)이 제거되도록 선택적으로 패터닝한다.

도 1f에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2ILD층(6) 및 게이트 산화막(2)을 선택적으로 제거하여 상기 게이트 전극(3a) 사이의 상기 반도체기판(1)을 노출시킨다. 이때, 상기 게이트 전극(3a) 일측면의 측벽 스페이서(5a)역시 어느 정도 제거된다.

도 1g에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 노출된 반도체기판(1)을 포함한 상기 측벽 스페이서(5a)의 표면 및 제 2ILD층(6)상에 제 2전도층(7)을 형성한 다음 상기 반도체기판(1) 및 반도체기판(1)에 인접한 영역의 제 2ILD층(6)상에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다.

종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, 게이트 전극의 양측면에 콘택홀을 형성하기 위한 식각공정시 게이트전극을 보호하기 위하여 측벽 스페이서를 충분히 제거할 수 없어 콘택면적 확보에 제한이 있었다.

둘째, 고집적화 될수록 콘택홀을 형성하기 위한 마진이 부족하여 오정렬시 게이트 전극의 측면이 노출될 수 있는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점을 해결하기 위하여 안출한 것으로 게이트 전극의 측면에 콘택홀을 형성할 때 산화막과 식각선택비가 다른 질화막을 이용하여 게이트 전극의 측면 식각을 보호하므로 SAC(Self Aligned Contact)공정이 가능한 콘택홀을 형성하여 접촉면적 및 배선간의 신뢰도를 향상시킨 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 종래 반도체소자의 제조공정 단면도

도 2a 내지 도 2i는 본 발명 반도체소자의 제조공정 단면도

<도면의 주요부분에 대한 부호의 설명>

11 : 반도체기판 12 : 게이트 절연막

13a : 게이트 전극 14 : 캡 게이트 절연막

15 : 제 1절연막 16 : 제 2절연막

17a : 측벽 스페이서 18 : 콘택홀

19 : 제 2전도층

본 발명에 따른 반도체소자의 제조방법은 반도체기판을 준비하는 단계, 상기 반도체기판상에 게이트 절연막, 제 1전도층 및 캡 게이트 절연막을 형성하는 단계, 상기 캡 게이트 절연막, 제 1전도층 및 게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극을 형성하는 단계, 상기 캡 게이트 절연막 및 게이트 전극을 포함한 기판 전면에 제 1절연막과, 상기 제 1절연막상에 제 2절연막을 차례로 형성하는 단계, 상기 게이트 전극 측면의 상기 제 2절연막 양측면에 측벽 스페이서를 형성하는 단계, 상기 게이트 전극 사이의 상기 측벽 스페이서를 제거하는 단계, 상기 측벽 스페이서가 제거되어 노출된 상기 게이트 전극 사이의 상기 제 2, 제 1절연막을 상기 반도체기판이 노출될 때까지 선택적으로 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀 및 콘택홀에 인접한 상기 게이트 전극 상측의 상기 제 2절연막에 제 2전도층을 형성하는 단계를 포함한다.

이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2i는 본 발명 반도체소자의 제조공정 단면도이다.

먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 게이트 절연막(12), 제 1전도층(13) 및 캡 게이트 절연막(14)을 차례로 형성한다. 이때, 상기 제 1전도층(13)은 폴리실리콘으로 형성한다.

도 2b에 나타낸 바와 같이, 상기 캡 게이트 절연막(14) 및 제 1전도층(13)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 소정간격으로 게이트 전극(13a)들을 형성한다. 이어서, 상기 캡 게이트 절연막(14) 및 게이트 전극(13a)을 포함한 기판 전면에 제 1절연막(15)을 형성한다. 이때, 상기 제 1절연막(15)은 산화막으로 형성한다.

도 2c에 나타낸 바와 같이, 상기 제 1절연막(15)상에 제 2절연막(16)을 형성한다. 이때, 상기 제 2절연막(16)은 상기 제 1절연막(15)과 식각선택비가 다른 물질로 형성하며 바람직하게는 질화막으로 형성한다.

도 2d에 나타낸 바와 같이, 상기 제 2절연막(16)상에 제 3절연막(17)을 형성한다. 이때, 상기 제 3절연막(17)은 산화막으로 형성한다.

도 2e에 나타낸 바와 같이, 상기 제 3절연막(17)을 에치백하여 상기 게이트전극(13a) 측면의 상기 제 2절연막(16) 측면에 측벽 스페이서(17a)로 형성한다.

도 2f에 나타낸 바와 같이, 상기 측벽 스페이서(17a)를 포함한 상기 제 2절연막(16) 전면에 감광막(PR)을 도포한 다음 노광 및 현상공정으로 상기 게이트 전극(13a) 사이의 감광막(PR)이 제거되도록 선택적으로 패터닝한다. 이때, 상기 게이트 전극(13a) 사이의 상기 측벽 스페이서(17a) 역시 노출된다.

도 2g에 나타낸 바와 같이, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 게이트 전극(13a) 사이의 측벽 스페이서(17a)를 선택적으로 제거한다. 이때, 상기 제 2절연막(16)은 질화막으로 형성되었으므로 상기 측벽 스페이서(17a)의 제거공정시 전혀 영향을 받지 않는다.

도 2h에 나타낸 바와 같이, 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2절연막(16)을 에치백하여 상기 제 1절연막(15)의 측면에 측벽 스페이서 형상으로 남긴다. 이때, 상기 게이트 전극(13a) 사이의 제 1절연막(15)이 노출될 때까지 식각공정을 진행시킨다. 계속해서, 상기 제 1절연막(15)을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(18)을 형성한다. 이때, 측벽 스페이서 형상으로 형성되는 제 2절연막(16) 때문에 상기 게이트 전극(13a) 측면의 제 1절연막(15)은 심하게 식각되지 않는다. 즉, 질화막으로 이루어진 제 2절연막(16)이 제 2절연막(16)과 게이트 전극(13a) 사이의 제 1절연막(15)에 대한 식각을 어느 정도 방지하는 것이다.

즉, 상기 콘택홀(18)이 서로 다른 식각선택비를 갖는 제 1, 제 2절연막(15)(16)을 이용하여 SAC(Self Aligned Contact)법으로 형성되는 것이다.

도 2i에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 콘택홀(18) 및 콘택홀(18)에 인접한 상기 제 2절연막(16) 상에 제 2전도층(19)을 형성한다.

본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

첫째, 콘택홀을 형성할 때 SAC법으로 형성되므로 감광막을 이용한 포토공정시 어느 정도 마진(margin)이 확보된다.

둘째, 제 2절연막하부의 제 1절연막이 완전히 제거되어 콘택홀이 형성되므로 콘택홀의 크기가 넓어져 후속공정에서의 전도층과의 접촉면적이 넓어지므로 신뢰도 높은 반도체소자를 제공할 수 있다.

셋째, 게이트 전극의 측면에 산화막을 사이에 두고 질화막이 형성되어 있으므로 오정렬시 게이트 전극의 측면이 노출될 가능성이 적어 신뢰도 높은 반도체소자를 제공할 수 있다.

Claims (2)

1. 반도체기판을 준비하는 단계;

   상기 반도체기판상에 게이트 절연막, 제 1전도층 및 캡 게이트 절연막을 형성하는 단계;

   상기 캡 게이트 절연막, 제 1전도층 및 게이트 절연막을 선택적으로 패터닝하여 소정간격을 갖는 게이트 전극을 형성하는 단계;

   상기 캡 게이트 절연막 및 게이트 전극을 포함한 기판 전면에 제 1절연막과, 상기 제 1절연막상에 제 2절연막을 차례로 형성하는 단계;

   상기 게이트 전극 측면의 상기 제 2절연막 양측면에 측벽 스페이서를 형성하는 단계;

   상기 게이트 전극 사이의 상기 측벽 스페이서를 제거하는 단계;

   상기 측벽 스페이서가 제거되어 노출된 상기 게이트 전극 사이의 상기 제 2, 제 1절연막을 상기 반도체기판이 노출될 때까지 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀 및 콘택홀에 인접한 상기 게이트 전극 상측의 상기 제 2절연막에 제 2전도층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
2. 제 1항에 있어서, 상기 제 2절연막은 상기 제 1, 제 3절연막과 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.