KR100192548B1 - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 공정을 간략화하고 TAT를 감소시켜 생산성을 향상시키는 데 적당한 캐패시터 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 캐패시터 제조방법은 기판상에 상기 기판의 표면이 소정부분 노출되도록 콘택홀을 갖는 제1산화막층을 형성하는 스텝과, 상기 콘택홀을 포함한 전면에 제 1 포리시리콘층과 제2산화막층을 적층형성하는 스텝과, 상기 콘택홀의 폭 보다 큰 폭을 갖도록 상기 제2산화막층을 선택적으로 제거하는 스텝과, 상기 제2산화막층과 제1폴리실리콘층상에 제2폴리실리콘층을 형성하는 스텝과, 상기 제 2, 제1폴리실리콘층을 형성하는 스텝과, 상기 캐패시터 하부전극상에 유전체막과 제3폴리실리콘층을 형서한 후 패터닝하는 스텝을 포함하여 이루어진다.

Description

캐패시터 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로 특히 공정을 단순화하여 제조단가를 낮추고 TAT(Turn Around Time)을 감소시키는 데 적당하도록 한 반도체소자의 캐패시터 제조방법에 관한 것이다.

이하 첨부된 도면을 참조하여 종래의 캐패시터 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1f는 종래의 캐패시터 제조방법에 따른 제조공정단면도이다.

먼저 도 1a에 도시한 바와 같이 반도체기판(11)상에 제1산화막층(12)을 형성한 후 기판(11)의 표면이 소정부분 노출되도록 콘택홀을 형성한다.

여기서 상기 제1산화막층(12)은 8000Å이상의 두께를 갖는다.

이어서 상기 콘택홀을 포함한 전면에 제1폴리실리콘층(13)을 형성한다.

그리고 도 1b에 도시한 바와 같이 상기 제1폴리실리콘층(13)위에 제2산화막층(14)을 형성한다.

이어 도 1c에 도시한 바와 같이 상기 제2산화막층(14)위에 포토레지스트(15)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트(15)를 패터닝한다.

상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 그 하층의 제2산화막층(14)을 선택적으로 제거한다.

이어서, 도 1d에 도시한 바와 같이 상기 포토레지스트(15)를 제거한 후 상기 포토레지스트(15)의 패터닝시 형성된 폴리머를 웨트 클리닝(Wet cleaning)을 통해 제거한 다음 상기 제2산화막층(14)을 마스크로 이용하여 그 하층의 제1폴리실리콘층(13)을 선택적으로 제거한다.

그리고 상기 제1폴리실리콘층(13)의 식각시 생성된 폴리머를 재차 웨트 클리닝(Wet cleaning)을 실시하여 제거한 후 도 1e에 도시한 바오같이 패터닝된 제1폴리실리콘층(13)을 포함한 전면에 다시 제2폴리실리콘층(16)을 형성한다.

이어서, 도 1f에 도시한 바와 같이 마스크를 사용하지 않고 상기 제2폴리실리콘층(16)을 에치-백한다.

그리고 도 1g에 도시한 바와 같이 상기 제2산화막층(14)을 제거하여 캐패시터의 하부전극을 형성한 후 유전체막(17)과 캐패시터의 상부전극용 제3폴리실리콘층(18)을 형성한 다음 패터닝하면 종래 기술에 따른 캐패시터 제조공정이 완료된다.

그러나 상기와 같은 종래의 캐패시터 제조방법은 다음과 같은 문제점이 있었다.

첫째, 캐패시터의 전극 형성을 위해 여러번의 식각공정이 필요하므로 반도체 제조 공정상의 Turn Around Time이 길게 소요된다.

둘째, 포토레지스 제거, 폴리머제거 등의 연속공정이 필요하며 엔지니어의 로스타임(Loss Time)이 많고 하지층과의 선택적 식각에도 한계성이 있어 생산성이 저하된다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 공정을 단순화하여 TAT를 짧게하므로서 생산성을 향상시키고 제조단가를 절감시키는 데 적당한 캐패시터 제조방법을 제공하는 데 그목적이 있다.

제1a도 내지 1g도는 종래의 캐패시터 제조방법을 나타낸 공정단면도.

제2a도 내지 2f도는 본 발명의 캐패시터 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 반도체기판 22 : 제1산화막층

23 : 제1폴리실리콘층 24 : 제2산화막층

25 : 포토레지스트 26 : 제 2 포리실리콘층

27 : 유전체막 28 : 제3폴리실리콘층

상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조방법은 기판상에 상기 기판의 표면이 소정부분 노출되도록 콘택홀을 갖는 제1산화막층을 형성하는 스텝과, 상기 콘택홀을 포함한 전면에 제1폴리실콘층과 제2산화막층을 적층형서하는 스텝과, 상기 콘택홀의 폭 보다 큰 폭을 갖도록 상기 제2산화막층을 선택적으로 제거하느 스텝과, 상기 제2산화막층과 제1폴리실리콘층상에 제2폴리실리콘층을 형성하는 스텝과, 상기 제 2, 제1폴리실리콘층을 선택적으로 동시제거한 후 상기 제2산화막층을 제거하여 실린더 형상의 캐패시터 하부전극을 형성하는 스탭과, 상기 캐패시터 하부전극상에 유전체막과 제3폴리실리콘층을 형성한 후 패터닝하는 스탭을 포함하여 이루어진다.

이하 첨부된 도면을 참조하여 본 발명의 캐패시터 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 따른 캐패시터 제조방법을 나타낸 공정단면도이다.

먼저 도 2a에 도시한 바와 같이 반도체기판(21)상에 제1산화막층(22)을 형성한다.

이때 상기 제1산화막층(22)은 8000Å이상의 두께를 갖는다.

이어 상기 제1산화막층(22)을 선택적으로 제거하여 상기 반도체기판(21)의 소정 부분이 노출되도록 콘택홀을 형성한 후 상기 콘택홀을 포함한 제1산화막층(22)전면에 제1폴리실리콘층(23)을 형성한다.

그리고 도 2b에 도시한 바와 같이 상기 제1폴리실리콘층(23)위에 제2산화막층(24)을 형성한 후 도 2c에 도시한 바와 같이 제2산화막층(24)위에 포토레지스트(25)를 도포한다.

이어서, 노광 및 현상공정을 통해 상기 포토레지스트(25)를 패터닝된 포토레지스트(25)를 마스크로 이용하여 상기 제2산화막층(24)을 선택적으로 제거한다.

그리고 도 2d에 도시한 바와 같이 상기 포토레지스트(25)를 제거한 후 상기 포토레지스트(25) 패터닝시 생성된 폴리머를 제거하기 위해 웨트 클리닝(Wet Cleaning)을 실시한 다음 상기 제2산화막층(24)을 포함한 노출된 제1폴리실리콘층(25)위에 제2폴리실리콘층(26)을 형성한다.

이어서, 도 2e에 도시한 바와 같이 제2폴리실리콘층(26)과 제1폴리실리콘층(23)을 동시에 식각하여 상기 제2산화막층(24)의 양측에 제2폴리실리콘층(26)으로 이루어지는 측벽을 형성한다.

이때 식각방법으로서는 MERIE(Magnetically Enhanced Reactive Ion Etching)법을 이용하고 후처리 단계로서 CF4가스를 이용한다.

그리고 상기 도 2f에 도시한 바와 같이 상기 잔존하는 제2산화막층(24)을 제거하여 실린더 형상의 캐패시터의 하부전극을 형성한 다음 유전체막(27)과 제3폴리실리콘층(28)을 형성한 후 패터닝하여 캐패시터의 상부전극을 형성한다.

이상 상술한 바와 같이 본 발명의 캐패시터 제조방법은 다음과 같은 효과가 있다.

첫째, 실리더 형상의 캐패시터 하부전극 형성에 따른 제1, 제2폴리실리콘층을 동시에 제거하므로 TAT를 감소시켜 생산성을 향상시킨다.

둘째, 클리닝 공정이 한 번만 필요하므로 공정이 간략화되어 제조단가를 절감시킨다.

Claims (3)

1. 기판상에 상기 기판의 표면이 소정부분 노출되도록 콘택홀을 갖는 제1산화막층을 형성하는 스탭과, 상기 콘택홀을 포함한 전면에 제1폴리실리콘층과 제2산화막층을 적층형성하는 스탭과, 상기 콘택홀의 폭 보다 큰 폭을 갖도록 상기 제2산화막층을 선택적으로 제거하는 스탭과, 상기 제2산화막층과 제1폴리실리콘층상에 제2폴리실리콘층을 형성하는 스텝과, 상기 제2, 제1폴리실리콘층을 선택적으로 동시제거한 후 상기 제2산화막층을 제거하여 실린더 형상의 캐패시터 하부전극을 형성하는 스탭과, 상기 캐패시터 하부전극상에 유전체막과 제3폴리실리콘층을 형성한 후 패터닝하는 스텝을 포함하여 이루어짐을 특징으로 하는 캐패시터 제조방법.
2. 제1항에 있어서, 상기 제2, 제1폴리실리콘층은 MERIE식각법을 이용하여 제거함을 특징으로 하는 캐패시터 제조방법.
3. 제2항에 있어서, 상기 MERIE식각후 후처리 스텝으로 CF4가스를 이용함을 특징으로 하는 캐패시터 제조방법.