KR0151183B1 - 반도체 메모리장치의 제조방법 - Google Patents
반도체 메모리장치의 제조방법Info
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- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Abstract
본 발명은 반도체 장치의 제조방법에 관한 것으로, 대용량의 커패시터를 형성하기 위한 것이다.
본 발명은 반도체기판상에 제1절연막과 식각저지층 및 제2저연막을 차례로 형성하는 공정과, 상기 제2절연막과 식각저지층 및 제1절연막을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 상기 콘택홀 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 스토리지 노드 형성용 도전층을 증착하는 공정, 상기 도전층상에 제3절연막을 형성하는 공정, 상기 제3절연막을 스토리지노드패턴으로 패터닝하여 제3절연막패턴을 형성하는 공정, 상기 제3절연막패턴의 측면부위에 질화막 스페이서를 형성하는 공정, 상기 제3절연막패턴 및 질화막스페이서를 마스크로하여 노출된 상기 도전층분위를 산화시켜 산화막을 형성하는 공정, 상기 질화막스페이서를 제거하고 이에 따라 노출되는 상기 도전층을 상기 제3절연막패턴 및 산화막을 마스크로 하여 소정깊이로 식각하는 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 에치백하여 상기 제3절연막패턴 측면에 제3절연막스페이서를 형성하는 공정, 상기 제4절연막스페이서 및 제3절연막패턴을 마스크로하여 상기 도전층을 선택적으로 식각하여 스토리지노드를 형성하는 공정, 상기 제3절연막패턴과 제3절연막스페이서 및 제2절연막을 제거하는 공정, 상기 스토리지노드 전표면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 진식각공정을 통해 소정패턴으로 패터닝하여 플레이트전극을 형성하는 공정으로 이루어진 반도체 메모리장치의 제조방법을 제공함으로써 대용량으 커패시터를 실현시킨다.
Description
제1도는 종래의 반도체 메모리장치의 제조방법을 도시한 공정순서도.
제2도는 본 발명에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 제1절연막 4 : 식각저지층
5 : 제2절연막 6 : 절연막스페이서
7 : 스토리지노드 8 : 제3절연막
12 : 유전체막 13 : 플레이트전극
28 : 질화막스페이서 29 : 산화막
30 : 홈 31 : 제4절연막 스페이서
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 커패시터용량을 증대시키기 위한 고집적 DRAM소자의 제조방법에 관한 것이다. 대용량의 DRAM을 실현하기 위해 제안된 여러 가지 커패시터구조중, 종래의 원통형(c-ylinderical) 커패시터를 갖춘 DRAM셀 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 소자분리영역과 활성영역으로 구분된 반도체기판(1)상에 제1절연막(3)으로 산화막을 형성하고, 이위에 식각저지층(4)으로서의 질화막과 제2저연막(5)인 산화막을 차례로 형성한다.
다음에 제1도 (b)에 도시된 바와 같이 상기 제2절연막(5)과 식각저지층(4) 및 제1절연막(3)을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀를 형성한 후, 전면에 절연층을 형성한 다음 이를 에치백하여 상기 콘택홀 측면에 절연막스페이서(6)를 형성한다.
이어서 제1도 (c)에 도시된 바와 같이 기판 전면에 제1도전층(7)으로서, 폴리실리콘을 증착하고, 이위에 제3절연막(8)인 산화막과 제2도전층(9)인 폴리실리콘을 차례로 증착한다.
다음에 제1도 (d)에 도시된 바와 같이 상기 제2도전층(9)을 스토리지노드 패턴으로 패터닝한 후, 그 전면에 제4절연막(10)으로서, 산화막을 형성한 다음 이위에 도전물질로서 폴리실리콘을 증착하고 이를 에치백하여 상기 스토리지노드 패턴으로 패터닝된 제2도전층(9)패턴의 측면부위에 도전층 스페이서(11)를 형성한 후, 이 도전층 스페이서(11)와 제2도전층(9)패턴을 마스크로 하여 상기 제3절연막(8)을 선택적으로 식각해낸다.
이어서, 제1도 (e)에 도시된 바와 같이 상기 제4절연막(10)을 제거하고, 이에 따라 노출되는 상기 제1도전층(7)을 식각하여 제1도 (f)에 도시된 바와 같이 각 셀단위로 분리된 스토리지노드(7)를 형성한 후, 상기 제2도전층패턴과 도전층 스페이서 및 제3절연막을 제거한다.
다음에 제1도 (g)에 도시된 바와 같이 상기 스토리지노드(7) 전표면에 유전체막(12)을 형성한 후, 그 전면에 제3도전층으로서, 폴리실리콘을 증착하고 이를 사진식각공정을 통해 소정패턴으로 패터닝하여 플레이트전극(13)을 형성함으로써 커패시터를 완성한다.
본 발명은 고집적화에 적당하도록 대용량을 갖는 커패시터를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 제조방법은 반도체기판상에 제1절연막과 식각저지층 및 제1절연막을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 상기 콘택홀 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 스토리지노드 형성용 도전층을 증착하는 공정, 상기 도전층상에 제3절연막을 형성하는 공정, 상기 제3절연막을 스토리지노드패턴으로 패터닝하여 제3절연막패턴을 형성하는 공정, 상기 제3절연막패턴의 측면부위에 질화막 스페이서를 형성하는 공정, 상기 제3절연막패턴 및 질화막스페이서를 마스크로하여 노출된 상기 도전층부위를 산화시켜 산화막을 형성하는 공정, 상기 질화막스페이서를 제거하고 이에 따라 노출되는 상기 도전층을 상기 제3절연막패턴 및 산화막을 마스크로 하여 소정깊이로 식각하는 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 에치백하여 상기 제3절연막패턴을 마스크로 하여 상기 도전층을 선택적으로 식각하여 스토리지노드를 형성하는 공정, 상기 제3절연막패턴과 제4절연막스페이서 및 제2절연막을 제거하는 공정, 상기 스토리지노드 전표면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 진식각공정을 통해 소정패턴으로 패터닝하여 플레이트전극을 형성하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 필드산화막(2)에 의해 소자분리영역과 활성영역으로 구분된 반도체기판(1)상에 제1절연막(3)으로 산화막을 형성하고, 이 위에 식각저지층(4)으로서의 질화막과 제2절연막(5)인 산화막을 차례로 형성한다.
다음에 제2도 (b) 에 도시된 바와 같이 상기 제2절연막(5)과 식각저지층(4) 및 제1절연막(3)을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성한 후, 전면에 절연층을 형성한 다음 이를 에치백하여 상기 콘택홀 측면에 절연막스페이서(6)를 형성한다.
이어서 제2도 (c)에 도시된 바와 같이 기판 전면에 스토리지노드(7)으로서, 폴리실리콘을 증착하고, 이 위에 제3절연막(8)으로서, 예컨대 산화막을 1000-3000Å두께로 형성한다.
다음에 제2도 (d)에 도시된 바와 같이 상기 제3절연막(8)을 사진식각공정을 통해 스토리지노드패턴으로 패터닝한 후, 그 전면에 질화막을 형성한 다음 이를 에치백하여 상기 스토리지노드 패턴으로 패터닝된 제3절연막(8)의 측면부위에 질화막 스페이서(28)를 형성한다. 이때, 질화막 스페이서(28)의 길이는 0.2㎛내외가 되도록 형성한다.
이어서 제2도 (e)에 도시된 바와 같이 상기 제3절연막(8) 및 질화막스페이서(28)를 마스크로 하여 노출된 상기 스토리지노드(7)부위를 산화시켜 산화막(29)을 형성한다. 이때, 초기의 증착된 폴리실리콘층두께의 1/15-1/20정도가 산화되도록 산화공정을 진행한다. 다음에 제2도 (f)에 도시된 바와 같이 상기 질화막스페이서를 제거한 후, 이에 따라 노출되는 상기 스토리지노드(7)를 상기 제3절연막(8) 및 산화막(29)을 마스크로 하여 소정깊이로 식각하여 홈(30)을 형성한다
이어서 제2도 (g)에 도시된 바와 같이 상기 결과물 전면에 감광막을 도포하고, 상기 감광막을 상기 제3절연막(8)상에만 남도록 선택적으로 노광 및 현상한다. 그리고, 상기 감광막을 마스크로 상기 산화막(29)을 제거한 다음, 상기 감광막을 제거한다.
이어, 상기 결과물 전면에 제4절연막으로서, 산화막스페이서(31)를 형성한후, 이를 에치백하여 상기 제3절연막(8) 측면에 산화막스페이서(31)를 형상한 다음, 산화막스페이서(31) 및 제3절연막(8)을 마스크로 하여 스토리지노드(7)를 선택적으로 식각하여 셀단위로 분리되는 스토리지노드를 형성한다. 이때, 상기 산화막스페이서(31)는 이미 형성되어 있는 스토리지노드(7)내의 홈(3)을 충분히 매몰시킬 수 있는 두께로 형성한다.
다음에 제2도 (h)에 도시된 바와 같이 상기 제3절연막(8)과 산화막스페이서(31) 및 스토리지노드(7) 하부의 제2절연막(5)인 산화막을 제거한 후, 제2도 (i)에 도시된 바와 같이 상기 스토리지노드(7) 전표면에 유전체막(12)을 형성한 후, 그 전면에 제2도전층으로서, 폴리실리콘을 증착하고 이를 사진식각공정을 통해 소정패턴으로 패터닝하여 플레이트전극(13)을 형성함으로써 커패시터를 완성한다.
여기서, 상기 스토리지노드(7) 하부의 제2절연막(5)인 산화막도 제거하므로 들뜬(Floating) 형태의 커패시터를 형성한다.
이상의 본 발명에서는 질화막스페이서(28)를 이용하여 스토리지노드층에 형성한 홈(30)에 의해 그리고 제2절연막(5)의 제거로 인한 들뜬 형태의 스토리지노드에 의해 스토리지노드의 유효면적이 증가되어 커패시터 용량이 증대되게 된다. 따라서 반도체 메모리장치의 고집적화를 도모할 수 있게 된다.
Claims (2)
- 반도체기판상에 제1절연막과 식각저지층 및 제2절연막을 차례로 형성하는 공정과, 상기 제2절연막과 식각저지층 및 제1절연막을 선택적으로 식각하여 기판의 소정부분을 노출시키는 콘택홀을 형성하는 공정, 상기 콘택홀 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 스토리지노드 형성용 도전층을 증착하는 공정, 상기 도전층상에 제3절연막을 형성하는 공정, 상기 제3절연막을 스토리지노드패턴으로 패터닝하여 제3절연막패턴을 형성하는 공정, 상기 제3절연막패턴의 측면부위에 질화막 스페이서를 형성하는 공정, 상기 제3절연막패턴 및 질화막스페이서를 마스크로 하여 노출된 상기 도전층부위를 산화시켜 산화막을 형성하는 공정, 상기 질화막스페이서를 제거하고 이에 따라 노출되는 상기 도전층을 상기 제3절연막패턴 및 산화막을 마스크로 하여 소정깊이로 식각하는 공정, 기판 전면에 제4절연막을 형성하는 공정, 상기 제4절연막을 에치백하여 상기 제3절연막패턴 측면에 제4절연막스페이서를 형성하는 공정, 상기 제4절연막스페이서 및 제3절연막패턴을 마스크로 하여 상기 도전층을 선택적으로 식각하여 스토리지노드를 형성하는 공정, 상기 제3절연막패턴과 제4절연막스페이서 및 제2절연막을 제거하는 공정, 상기 스토리지노드 전표면에 유전체막을 형성하는 공정, 및 상기 유전체막 전면에 진식각공정을 통해 소정패턴으로 패터닝하여 플레이트전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막은 각각 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
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| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
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| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
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| Publication Number | Publication Date |
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| KR0151183B1 true KR0151183B1 (ko) | 1998-10-01 |
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Family Applications (1)
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| KR1019940026829A KR0151183B1 (ko) | 1994-10-20 | 1994-10-20 | 반도체 메모리장치의 제조방법 |
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| KR (1) | KR0151183B1 (ko) |
-
1994
- 1994-10-20 KR KR1019940026829A patent/KR0151183B1/ko not_active IP Right Cessation
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| KR960015906A (ko) | 1996-05-22 |
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