KR0139891B1 - 반도체 소자의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 실리콘막과 산화막과의 습식 선택식각비의 차이를 이용하여 T-형 코아(core)를 형성하고 자기정렬(self align)방식으로 콘택구조를 실현하므로써, 초고집적 반도체 소자에서 요구되는 0.25㎛ 이하의 콘택을 형성할 수 있는 반도체 소자의 콘택형성방법에 관한 것이다.
Description
제1도 내지 제6도는 본 발명에 다른 반도체 소자의 콘택형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 4 : IPO층
5 : BPSG(또는 PSG) 박막 6 : 질화막
7 : CVD 산화막 8 : 폴리실리콘층
9 : 포토레지스트 10 : 제1콘택홀
11 : 제2콘택홀
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 실리콘막 또는 질화막과 산화막과의 습식 선택식각비의 차이를 이용하여 T-형 코아(core)를 형성하고 자기정렬(self align)방식으로 콘택구조를 실현하므로써, 초고집적 회로에서 요구되는 0.25㎛ 이하의 콘택을 형성할 수 있는 반도체 소자의 콘택형성방법에 관한 것이다.
일반적으로 기가디램(Giga DRAM)급의 초고집적 반도체 소자에서는 콘택이 0.25㎛ 이하까지 줄어든 극히 미세한 구조의 콘택형성이 요구된다. 최소선폭 0.25㎛ 이하의 실현은 현재 다이렉트 이 빔 리쏘그라피(direct E-beam lithography) 공정 등을 사용하여야만 가능하고, 기존의 아이라인 스테퍼(I-Iine stepper) 또는 엑시머 레이저 리쏘그래퍼(eximer laser lithographer)로는 불가능하다. 그러나 전자빔은 서입속도(writing speed)의 한계 때문에 방대한 량의 데이터를 처리해야 하는 디램의 패턴 형성에는 현재로서는 적용 불가능하다. 그러므로 현재의 리쏘그라피 기술을 적용하여 0.25㎛ 이하의 콘택을 형성할 수 있는 방법이 기가디램급 반도체 소자의 개발의 현실화에 필수불가결하다.
따라서 본 발명은 기존의 아이-라인 스텝퍼 또는 엑시머 레이저 리쏘그래퍼를 이용한 자기정렬 방식으로 콘택을 0.25㎛ 이하로 형성하므로써 상기한 문제를 해결할 수 있는 반도체 소자를 콘택형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 콘택형성방법은 실리콘 기판상에 형성된 절연막 상부에 질화막, CVD 산화막 및 폴리실리콘층을 순차로 형성하는 단계와, 상기 CVD 산화막 및 폴리실리콘층을 소정의 폭으로 패터닝하는 단계와, 상기 패턴화된 폴리실리콘층은 잔류되고 상기 패턴화된 CVD 산화막의 양측면 부분이 일부 제거되도록 식각공정을 실시하는 단계와, 상기 패턴화된 폴리실리콘층을 포함하는 전체구조 상부에 포토레지스트를 코팅한 후 상기 패턴화된 폴리실리콘층의 표면을 노출시키는 단계와, 상기 패턴화된 폴리실리콘층 및 잔류 CVD 산화막을 식각하여 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 하부의 질화막 및 절연막을 식각하여 제2 콘택홀을 형성하는 단게로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제6도는 본 발명에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 단면도이다.
제1도와 관련하여 실리콘 기판상(1)에 소자격리를 위한 필드산화막(2)이 형성된 후 게이트(3)가 형성되고 전체구조 상부에 IPO층(4)이 형성된다. BPSG(혹은 PSG) 박막(5)이 상기 IPO층(4) 상부에 증착된 후 평탄화된다. 질화막(Si3N4 : 6)이 상기 BPSG박막(5) 상부에 일정두께로 증착되고 그 상부에 CVD 산화막(7)이 일정한 두께로 형성된다. CVD 산화막(7)의 상부에 폴리실리콘층(8)이 형성된다. 이때 폴리실리콘층(8)은 온도조건에 무관한 비정질 또는 결정화된 다결정 폴리실리콘이어도 무방하다.
제2도와 관련하여 아이-라인 스테퍼 또는 엑시머 레이저 리쏘그래퍼를 이용한 마스크공정 및 식각공정에 의해 상기 CVD 산화막(7) 및 폴리실리콘층(8)이 패터닝된다. 이때 패턴화된 상기 CVD 산화막(7) 및 폴리실리콘층(8)의 폭은 0.25∼0.35㎛이다.
제3도와 관련하여 50:1 HF 또는 50:1 B.O.E 식각용액에 의한 식각공정을 실시하면 상기 CVD 산화막(7)이 0.1∼0.25㎛ 정도의 크기로 된다. 이때 패턴화된 폴리실리콘층(8)의 폭은 초기와 같이 0.25~0.35㎛를 유지하나 상기 CVD 산화막(7)은 0.1~0.25㎛ 정도의 폭으로 줄어든다.
제4도와 관련하여 전체구조 상부에 포토레지스트(9)가 코팅된다음 드라이 에치백(dry etchback)공정을 통하여 상기 폴리실리콘층(8)의 표면이 노출 되게 한다.
제5도는 건식식각(dry etch)공정을 통하여 상기 폴리실리콘층(8) 및 CVD 산화막(7)이 제거되어 제1 콘택홀(10)이 형성된 상태의 단면도이다.
제6도는 제1 콘택홀(10) 하부의 질화막(6), BPSG박막(5) 및 IPO층(4)이 식각되어 제2 콘택홀(11)이 형성된 다음 상기 포토레지스트(9)를 제거한 상태의 단면도이다.
상술한 바와같이 본 발명에 의하면 아이-라인 스텝퍼, 또는 엑시머 레이저 리쏘그래퍼를 이용하여 기가디램급 반도체 소자의 콘택을 0.1∼0.25㎛ 이하로 형성할 수 있다.
본 발명은 비트라인 콘택을 예로서 나타내었지만 본 발명과 같은 공정을 통하여 저장전극 콘택 및 금속콘택등 DRAM 이외 반도체의 모든 소자에 상기와 같은 콘택 형성기술에 이용될 수 있다.
Claims (7)
- 반도체 소자의 콘택 형성방법에 있어서, 실리콘 기판상에 형성된 절연막 상부에 질화막, CVD 산화막 및 폴리실리콘층을 순차로 형성하는 단계와, 상기 CVD 산화막 및 폴리실리콘층을 소정의 폭으로 패터닝하는 단계와, 상기 패턴화된 폴리실리콘층은 잔류되고 상기 패턴화된 CVD 산화막의 양측면 부분이 일부 제거되도록 식각공정을 실시하는 단계와, 상기 패턴화된 폴리실리콘층을 포함하는 전체구조 상부에 포토레지스트를 코팅한 후 상기 패턴화된 폴리실리콘층의 표면을 노출시키는 단계와, 상기 패턴화된 폴리실리콘층 및 잔류 CVD 산화막을 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀 하부의 질화막 및 절연막을 식각하여 제2 콘택홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 CVD 산화막 및 폴리실리콘층의 패터닝 공정시 아이-라인 스테퍼를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 CVD 산화막 및 폴리실리콘의 패터닝 공정시 엑시머 레이저 리쏘그래퍼를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면 식각시 식각용액으로 HF를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면 식각시 식각용액으로 B.O.E를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면식각 공정에 의해 상기 CVD 산화막의 선폭이 0.1∼0.25㎛로 되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 반도체 소자의 콘택 형성방법에 있어서, 실리콘 기판상에 형성된 절연막과 질화막 상부에 선택적 식각비를 가지는 두 개의 CVD막을 순차적으로 형성하는 단계와, 상기 두 개의 CVD 막을 소정의 폭으로 패터닝하는 단계와, 상기 패터닝된 CVD 막은 잔류되고 상기 패터닝된 CVD 막의 양측면 부분이 일부 제거되도록 식각공정을 실시하는 단계와, 상기 패터닝된 전체구조 상부에 포토레지스트를 코팅한후 상기 CVD막의 표면을 노출시키는 단계와, 상기 패터닝된 CVD 막을 식각하여 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 하부의 질화막 및 절연막을 식각하여 제2콘택홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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|---|---|---|---|---|
| KR100474546B1 (ko) * | 1999-12-24 | 2005-03-08 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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1994
- 1994-12-29 KR KR1019940038570A patent/KR0139891B1/ko not_active IP Right Cessation
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| KR960026201A (ko) | 1996-07-22 |
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