KR960026201A - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

Info

Publication number
KR960026201A
KR960026201A KR1019940038570A KR19940038570A KR960026201A KR 960026201 A KR960026201 A KR 960026201A KR 1019940038570 A KR1019940038570 A KR 1019940038570A KR 19940038570 A KR19940038570 A KR 19940038570A KR 960026201 A KR960026201 A KR 960026201A
Authority
KR
South Korea
Prior art keywords
etching
patterned
cvd oxide
film
oxide film
Prior art date
Application number
KR1019940038570A
Other languages
English (en)
Other versions
KR0139891B1 (ko
Inventor
우상호
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019940038570A priority Critical patent/KR0139891B1/ko
Publication of KR960026201A publication Critical patent/KR960026201A/ko
Application granted granted Critical
Publication of KR0139891B1 publication Critical patent/KR0139891B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 실리콘막과 산화막과의 습식 선택식각비의 차이를 이용하여 T-형코아(core)를 형성하고 자기정렬(self align)방식으로 콘택구조를 실현하므로써, 초고집적 반도체 소자에서 요구되는 0.25㎛ 이하의 콘택을 형성할 수 있는 반도체 소자의 콘택형성방법에 관한 것이다.

Description

반도체 소자의 콘택 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제6도는 본 발명에 다른 반도체 소자의 콘택형성방법을 설명하기 위한 단면도.

Claims (7)

  1. 반도체 소자의 콘택 형성방법에 있어서, 실리콘 기판상에 형성된 절연막 상부에 질화막, CVD 산화막 및 폴리실리콘층을 순차로 형성하는 단계와, 상기 CVD 산화막 및 폴리실리콘층을 소정의 폭으로 패터닝하는 단계와, 상기 패턴화된 폴리실리콘층은 잔류되고 상기 패턴화된 CVD 산화막의 양측면 부분이 일부 제거되도록 식각공정을 실시하는 단계와,상기 패턴화된 폴리실리콘층을 포함하는 전체구조 상부에 포토레지스트를 코팅한 후 상기 패턴화된 폴리실리콘층의 표면을 노출시키는 단계와, 상기 패턴화된 폴리실리콘층 및 잔류 CVD 산화막을 식각하여 제1 콘택홀을 형성하는 단계와, 상기제1 콘택홀 하부의 질화막 및 절연막을 식각하여 제2 콘택홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 CVD 산화막 및 폴리실리콘층의 패터닝 공정시 아이-라인 스테퍼를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제1항에 있어서, 상기 CVD 산화막 및 폴리실리콘의 패터닝 공정시 엑시머 레이저 리쏘그래퍼를 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면 식각시 식각용액으로 HF를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면 식각시 식각용액으로 B.O.E를 사용하는 것을 특징으로하는 반도체 소자의 콘택 형성방법.
  6. 제1항에 있어서, 상기 패턴화된 CVD 산화막의 측면식각 공정에 의해 상기 CVD 산화막의 선폭이 0.1∼0.25㎛로 되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 반도체 소자의 콘택 형성방법에 있어서, 실리콘 기판상에 형성된 절연막 상부에 선택적 식각비를 가지는 두 개의 CVD막을 순차적으로 형성하는 단계와, 상기 두 개의 CVD 막을 소정의 폭으로 패터닝하는 단계와, 상기 패터닝된 CVD 막은 잔류되고 상기 패터닝된 CVD 막의 양측면 부분이 일부 제거되도록 식각공정을 실시하는 단계와, 상기 패터닝된 전체구조 상부에 포토레지스트를 코팅한후 상기 CVD막의 표면을 노출시키는 단계와, 상기 패터닝된 CVD 막을 식각하여 제1콘택홀을 형성하는 단계와, 상기 제1콘택홀 하부의 질화막 및 절연막을 식각하여 제2콘택홀을 형성하는 단계로이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940038570A 1994-12-29 1994-12-29 반도체 소자의 콘택 형성방법 KR0139891B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940038570A KR0139891B1 (ko) 1994-12-29 1994-12-29 반도체 소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940038570A KR0139891B1 (ko) 1994-12-29 1994-12-29 반도체 소자의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR960026201A true KR960026201A (ko) 1996-07-22
KR0139891B1 KR0139891B1 (ko) 1999-04-15

Family

ID=19404785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940038570A KR0139891B1 (ko) 1994-12-29 1994-12-29 반도체 소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR0139891B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474546B1 (ko) * 1999-12-24 2005-03-08 주식회사 하이닉스반도체 반도체소자의 제조방법

Also Published As

Publication number Publication date
KR0139891B1 (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
JPH05343370A (ja) 微細パタ−ンの形成方法
KR960026201A (ko) 반도체 소자의 콘택 형성방법
KR960026585A (ko) 반도체소자의 소자분리 산화막의 제조방법
KR0151183B1 (ko) 반도체 메모리장치의 제조방법
KR970054532A (ko) 반도체소자의 소자분리막 제조방법
KR960002739A (ko) 반도체 소자의 필드 산화막 형성방법
KR950021078A (ko) 반도체장치의 제조방법
KR950021400A (ko) 필드산화막 제조방법
KR950004408A (ko) 반도체 장치의 폴리실리콘 패턴 형성방법
KR950015597A (ko) 반도체소자의 콘택홀 형성방법
KR970022536A (ko) 포토마스크 및 이를 이용한 반도체 장치의 제조 방법
KR960030327A (ko) 반도체 소자의 콘택홀 형성방법
KR960005791A (ko) 반도체소자의 콘택홀 형성방법
KR960002547A (ko) 반도체 소자의 콘택홀 형성방법
KR950025927A (ko) 반도체장치 제조방법
KR970053372A (ko) 반도체소자의 소자분리막 제조방법
KR970054191A (ko) 반도체장치 및 그 제조방법
KR950024345A (ko) 반도체 메모리장치 제조방법
KR950021357A (ko) 반도체 소자의 필드 산화막 형성 방법
KR970017935A (ko) 미세 패턴 형성 방법
KR950021076A (ko) 반도체 소자의 콘택홀 형성방법
KR940016439A (ko) 반도체소자의 콘택형성방법
KR970018081A (ko) 반도체소자의 콘택홀 형성방법
KR960035815A (ko) 반도체 소자의 콘택홀 형성방법
KR970018049A (ko) 보조 패턴 방법을 이용한 미세 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee