KR970017935A - 미세 패턴 형성 방법 - Google Patents

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KR970017935A
KR970017935A KR1019950029494A KR19950029494A KR970017935A KR 970017935 A KR970017935 A KR 970017935A KR 1019950029494 A KR1019950029494 A KR 1019950029494A KR 19950029494 A KR19950029494 A KR 19950029494A KR 970017935 A KR970017935 A KR 970017935A
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arc film
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KR1019950029494A
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Inventor
이강현
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김광호
삼성전자 주식회사
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Abstract

무기 ARC막질을 이용한 반도체 장치의 미세 패턴을 형성하는 방법을 개시한다. 반도체 장치의 미세 패턴을 형성하는데 있어서, 미세 패턴이 형성될 물질층을 구비한 반도체 기판상에 포토레지스트를 증착하여 패터닝하는 단계; 상기 패터닝된 포토레지스트상에 ARC막을 CVD방식을 이용하여 증착하는 단계; 상기 ARC막을 에치백하여 스페이서를 형성하는 단계; 및 상기 패터닝된 포토레지스트와 상기 ARC스페이서를 이용하여 상기 물질층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법을 제공한다. 본 발명의 바람직한 실시예는 상기 미세 패턴 형성방법으로 스몰 콘택(Small Contacts) 및 스몰 스페이서(Small Spacer)의 아일랜드(island) 패턴을 제공한다.
따라서, 본 발명에 의하면, 디자인 룰 0.2㎛ 이하의 미세 패턴을 형성할 수 있다.

Description

미세 패턴 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 제6도는 쎌 패드 형성방법을 공정 순서대로 나타낸 단면도이다.

Claims (13)

  1. 반도체 장치의 미세 패턴을 형성하는데 있어서, 미세 패턴이 형성될 물질층을 구비한 반도체 기판상에 ARC막을 증착하는 단계; 상기 결과물 상에 포토레지스트를 증착하여 패터닝하는 단계; 상기 패터닝된 포토레지스트상에 ARC막을 CVD방식을 이용하여 증착하는 단계; 상기 ARC막을 에치백하여 스페이서를 형성하는 단계; 및 상기 패터닝된 포토레지스트와 상기 ARC스페이서를 이용하여 상기 물질층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  2. 제1항에 있어서, 상기 미세 패턴은 스몰 콘택(Small Contact) 및 스몰 스페이서(Small Spacer)의 아일랜드(island) 패턴 중 어느 하나로 형성되어지는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  3. 제1항에 있어서 상기 무기 ARC막질로는 CVD SiN 및 SiON 막질 중 어느 하나로 사용하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  4. 제1항에 있어서, 상기 ARC막은 플루오린(Fluorine)계 가스를 이용하여 에치백하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  5. 제1항에 있어서, 상기 포토레지스트 패터닝 후 200℃ 이상의 베이크공정을 거쳐 상기 포토레지스트를 경화시키는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  6. 제3항에 있어서, 상기 SiN 및 상기 SiON 증착시 온도는 200℃ 이하인 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  7. 제1항에 있어서, 상기 물질층이 폴리 실리콘인 경우 폴리실리콘위에 ARC 막을 증착한 후 반사율을 개선하여 포토레지스를 패터닝하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  8. 제1항에 있어서, 폴리실리콘층 위의 ARC막과 포토레지스트층위의 ARC 막을 건식 식각공정을 통하여 인 시투(In-Situ)로 식각하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  9. 제1항에 있어서, 상기 물질층 패터닝 시, 애슁(Ashing)공정과 황산(H2SO4) 스트림 공정을 통하여 포토레지스트를 제거 후 상기 ARC막을 마스크로 하여 상기 물질층을 패터닝하는 것을 특징으로 하는 반도체 장치의 미세패턴 형성방법.
  10. 제1항에 있어서, 상기 물질층 패터닝 후 ARC막의 스페이서는 인산(H3PO4) 스트립을 통하여 제거하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  11. 제2항에 있어서, 상기 스몰 콘택형성시, 포토레지스트층위에 ARC막을 증착한 후 콘택 식각을 인 시투(In-situ)로 하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  12. 제11항에 있어서, 상기 콘택 식각 후 상기 토포레지스트와 포토레지스트측벽의 ARC막은 애슁(Ashing)공정과 황산(H2SO4) 스트립 공정을 통하여 제거하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
  13. 제1항에 있어서, 상기 포토레지스트 패터닝 후 증착하는 상기 ARC막의 두께는 스페이서 CD 타켓에 따라 500∼1500Å 범위인 것을 특징으로 하는 반도체 장치의 미세 패턴 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842737B1 (ko) * 2002-03-14 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법

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