KR20010077586A - 반도체 장치의 콘택홀 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법 Download PDF

Info

Publication number
KR20010077586A
KR20010077586A KR1020000005470A KR20000005470A KR20010077586A KR 20010077586 A KR20010077586 A KR 20010077586A KR 1020000005470 A KR1020000005470 A KR 1020000005470A KR 20000005470 A KR20000005470 A KR 20000005470A KR 20010077586 A KR20010077586 A KR 20010077586A
Authority
KR
South Korea
Prior art keywords
nitride film
contact hole
semiconductor device
oxide film
forming
Prior art date
Application number
KR1020000005470A
Other languages
English (en)
Inventor
최성곤
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000005470A priority Critical patent/KR20010077586A/ko
Publication of KR20010077586A publication Critical patent/KR20010077586A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 종래 반도체 장치의 콘택홀 형성방법은 사진식각공정으로만 콘택홀을 형성하여, 사진식각공정으로 정의할 수 있는 최소 크기 이하의 콘택홀을 형성할 수 없어 그 집적도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자가 형성된 기판의 상부전면에 산화막과 질화막을 순차적으로 증착하는 단계와; 사진식각공정을 통해 상기 질화막의 일부를 제거하여 산화막의 일부를 노출시키는 단계와; 상기 질화막의 식각영역 측면에 질화막 측벽을 형성하는 단계와; 상기 질화막과 질화막 측벽을 식각마스크로 하는 식각공정으로 상기 노출된 산화막을 식각하여 콘택홀을 형성하는 단계로 구성되어, 질화막 하드마스크를 형성하고, 그 질화막 하드마스크의 측면에 질화막 측벽을 형성한 후, 그 질화막과 산화막의 고 식각선택비를 이용하여 산화막에 콘택홀을 형성함으로써, 사진식각공정으로 정의할 수 있는 패턴 이하의 크기로 콘택홀을 형성하여 반도체 장치의 집적도를 향상시키는 효과가 있다.

Description

반도체 장치의 콘택홀 형성방법{MANUFACTURING METHOD FOR CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 특히 산화막 측벽과 질화막간의 고선택비를 이용하여 사진식각공정으로 정의 할 수 없는 미세한 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성방법에 관한 것이다.
도1a 내지 도1c는 종래 반도체 장치의 콘택홀 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 산화막(2)을 증착하는 단계(도1a)와; 상기 산화막(2)의 상부전면에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 산화막(2)의 상부일부를 노출시키는 패턴을 형성하는 단계(도1b)와; 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 노출된 산화막(2)을 식각하여 반도체 소자의 특정영역을 노출시키는 콘택홀을 형성하는 단계(도1c)로 구성된다.
이와 같은 종래 콘택홀 형성방법은 사진식각공정에 의해서만 콘택홀을 형성함으로, 그 콘택홀 형성시 사진식각공정으로 정의할 수 있는 최소크기로만 콘택홀을 형성할 수 있게된다.
상기한 바와 같이 종래 반도체 장치의 콘택홀 형성방법은 사진식각공정으로만 콘택홀을 형성하여, 사진식각공정으로 정의할 수 있는 최소 크기 이하의 콘택홀을 형성할 수 없어 그 집적도가 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 사진식각공정으로 정의 할 수 있는 최소크기 이하의 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 반도체 장치의 콘택홀 제조공정 수순단면도.
도2a 내지 도2c는 본 발명 반도체 장치의 콘택홀 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:산화막
3:질화막 4:질화막 측벽
상기와 같은 목적은 반도체 소자가 형성된 기판의 상부전면에 산화막과 질화막을 순차적으로 증착하는 단계와; 사진식각공정을 통해 상기 질화막의 일부를 제거하여 산화막의 일부를 노출시키는 단계와; 상기 질화막의 식각영역 측면에 질화막 측벽을 형성하는 단계와; 상기 질화막과 질화막 측벽을 식각마스크로 하는 식각공정으로 상기 노출된 산화막을 식각하여 콘택홀을 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2c는 종래 반도체 장치의 콘택홀 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 산화막(2)을 증착하고, 그 산화막(2)의 상부에 질화막(3)을 증착하는 단계(도1a)와; 상기 질화막(3)의 상부전면에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 질화막(3)의 상부일부를 노출시키는 패턴을 형성한 후, 그 포토레지스트(PR)를 식각마스크로 사용하는 식각공정으로 상기 노출된 질화막(3)을 제거하여 그 하부의 산화막(2)의 일부를 노출시키는 단계(도1b)와; 상기 포토레지스트(PR)를 제거하고, 상기 질화막(3)의 식각영역 측면에 질화막 측벽(4)을 형성한 후, 상기 질화막(3,4)과 산화막(2)의 고 선택비를 이용하여 상기 질화막 측벽(4)의 사이에 노출된 산화막(2)을 식각하여 상기반도체 소자의 특정영역을 노출시키는 콘택홀을 형성하는 단계(도2c)로 이루어진다.
이하, 상기와 같은 본 발명 반도체 장치의 콘택홀 형성방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)에 반도체 소자를 형성한 후, 그 반도체 소자가 형성된 기판(1)의 상부전면에 상호 고 선택비를 갖는 산화막(2)과 질화막(3)을 순차적으로 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 질화막(3)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 질화막(3)의 일부를 노출시키는 패턴을 형성한다.
이때 포토레지스트(PR) 패턴의 사이에 노출되는 질화막(3)은 사진식각공정으로 정의할 수 있는 최소 크기의 패턴으로 한다.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 상기 노출된 질화막(3)을 식각하여 그 하부의 산화막(2) 패턴의 일부를 노출시킨다.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 상기 질화막(3)과 노출된 산화막(2)의 상부전면에 질화막을 증착하고, 그 증착된 질화막을 건식식각하여 상기 질화막(3)의 식각영역 측면에 질화막 측벽(4)을 형성한다.
이와 같이 질화막 측벽(4)을 형성함으로써, 상기 노출된 산화막(2)의 크기는 줄어들게 되며, 이는 사진식각공정으로 정의할 수 있는 최소크기 이하의 면적을 갖게 된다.
그 다음, 상기 질화막(3)과 질화막 측벽(4)을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(2)을 식각하여 기판(1)에 형성한 반도체 소자의 특정영역을 노출시키는 콘택홀을 형성하게 된다.
이때, 산화막(2)과 질화막(3,4)은 고 선택비를 갖으므로 정확한 패턴을 형성할 뿐만아니라, 질화막 측벽(4)의 형성으로 사진식각공정으로 정의할 수 있는 최소크기 이하의 콘택홀을 형성할 수 있게 된다.
상기한 바와 같이 본 발명 반도체 장치의 콘택홀 형성방법은 질화막 하드마스크를 형성하고, 그 질화막 하드마스크의 측면에 질화막 측벽을 형성한 후, 그 질화막과 산화막의 고 식각선택비를 이용하여 산화막에 콘택홀을 형성함으로써, 사진식각공정으로 정의할 수 있는 패턴 이하의 크기로 콘택홀을 형성하여 반도체 장치의 집적도를 향상시키는 효과가 있다.

Claims (1)

  1. 반도체 소자가 형성된 기판의 상부전면에 산화막과 질화막을 순차적으로 증착하는 단계와; 사진식각공정을 통해 상기 질화막의 일부를 제거하여 산화막의 일부를 노출시키는 단계와; 상기 질화막의 식각영역 측면에 질화막 측벽을 형성하는 단계와; 상기 질화막과 질화막 측벽을 식각마스크로 하는 식각공정으로 상기 노출된 산화막을 식각하여 콘택홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
KR1020000005470A 2000-02-03 2000-02-03 반도체 장치의 콘택홀 형성방법 KR20010077586A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000005470A KR20010077586A (ko) 2000-02-03 2000-02-03 반도체 장치의 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000005470A KR20010077586A (ko) 2000-02-03 2000-02-03 반도체 장치의 콘택홀 형성방법

Publications (1)

Publication Number Publication Date
KR20010077586A true KR20010077586A (ko) 2001-08-20

Family

ID=19644233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000005470A KR20010077586A (ko) 2000-02-03 2000-02-03 반도체 장치의 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR20010077586A (ko)

Similar Documents

Publication Publication Date Title
KR20010003465A (ko) 반도체 소자의 미세 패턴 형성 방법
KR100319622B1 (ko) 반도체 장치의 분리구조 형성방법
KR100632422B1 (ko) 반도체 기판내에 구조를 형성하는 방법
KR20010077586A (ko) 반도체 장치의 콘택홀 형성방법
KR20000042870A (ko) 반도체 소자의 트렌치 형성방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR950013789B1 (ko) 반도체 소자의 미세 게이트 전극 형성 방법
KR100318272B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100390912B1 (ko) 반도체 소자의 콘택홀 형성방법
JP2932462B1 (ja) 半導体製造の表面パターニング方法
KR100330969B1 (ko) 초 박막을 이용한 미세 홀 사이즈 구현 방법
JPH04291345A (ja) パターン形成方法
KR20010060984A (ko) 반도체 장치의 콘택홀 형성방법
KR100299517B1 (ko) 반도체 소자의 제조방법
JPS63258020A (ja) 素子分離パタ−ンの形成方法
KR100382548B1 (ko) 반도체 소자의 제조방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
KR100265989B1 (ko) 반도체 장치의 폴리실리콘 패턴 형성방법
KR100281147B1 (ko) 콘택홀 형성방법
KR100370159B1 (ko) 반도체 소자의 제조방법
KR100268913B1 (ko) 반도체소자의콘택홀형성방법
KR100192439B1 (ko) 반도체 소자의 콘택 형성방법
KR100247642B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100396689B1 (ko) 반도체소자의게이트제조방법
KR20010035686A (ko) 반도체 소자의 마스크 정렬 키 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination