KR100396689B1 - 반도체소자의게이트제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000003795 chemical substances by application Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000003504 photosensitizing agent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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Abstract
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 특히 질화막의 두께 조절에 따라 게이트의 CD(Critical Dimension) 조절을 가능하게 하여 초소형 게이트를 형성하므로써 고집적 회로에 적당하도록 한 반도체 소자의 게이트 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 게이트 제조방법은 기판 상에 게이트 형성 영역을 노출하는 개구부를 갖는 제 1 절연막을 형성하는 단계; 전면에 소정 두께로 제 2 절연막을 형성하고 이를 에치백하여 개구부의 제 1 절연막 측면에 제 2 절연막 측벽을 형성하는 단계; 전면에 게이트 절연막과 전도층을 차례로 형성하는 단계; 상기 제 1 절연막 표면이 노출되도록 상기 전도층과 게이트 절연막을 에치백하여 상기 개구부내에 게이트를 형성하는 단계: 상기 게이트 양측의 게이트 절연막과 제 2 절연막 측벽, 제 1 절연막을 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 질화막의 두께조절에 따라 게이트의 임계 치수(Critical Dimension) 조절을 가능하게 초소형 게이트를 형성하므로써 고집적 회로에 적당하도록 한 반도체 소자의 게이트 제조방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 반도체 소자의 게이트 제조방법을 설명하면 다음과 같다.
제 1도는 종래의 반도체 소자의 게이트 공정 단면도이다.
먼저, 제 1도(a)와 같이 반도체 기판(1)위에 게이트 산화막(3)과 폴리 실리콘(5)을 차례로 증착한다.
다음에 제 1도(b)와 같이, 상기 폴리 실리콘(5)위에 감광제(6)를 증착하고 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 게이트 영역을 정의한다.
이어서 제 1도(c)와 같이, 감광제(6)를 마스크로 이용하여 불필요한 부분의 상기 폴리 실리콘(5)을 선택적으로 제거한다.
마지막으로 제 1도(d)와 같이, 감광제(6)를 제거해 주어 게이트를 형성해 준다.
그러나 이와 같은 종래의 반도체 소자의 게이트 제조방법에는 다음과 같은 문제점이 있었다.
첫째, 초소형 게이트 형성시(0.4㎛ 이하) 스텝의 차이에 따라 초점이 흐려지는 디포커싱(Defocusing)에 의해 포커스를 맞추기가 어렵다.
둘째, 게이트가 작아짐에 따라 마스크와 포토 에치공정이 어려워지고 임계치수(Critical Dimension)의 스텝 차이를 측정하여 조절하기가 어려워진다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써 산화막위에 질화막을 증착하여 질화막의 두께 조절에 따라 게이트 임계 치수(Critical Dimension) 조절을 가능하게 하여 초소형 게이트 형성을 하므로써 고집적 회로를 제작하는데 그 목적이 있다.
이차 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 제조방법은 기판 상에 게이트 형성 영역을 노출하는 개구부를 갖는 제 1 절연막을 형성하는 단계; 전면에 소정 두께로 제 2 절연막을 형성하고 이를 에치백하여 개구부의 제 1절연막 측면에 제 2 절연막 측벽을 형성하는 단계; 전면에 게이트 절연막과 전도층을 차례로 형성하는 단계; 상기 제 1 절연막 표면이 노출되도록 상기 전도층과 게이트 절연막을 에치백하여 상기 개구부내에 게이트를 형성하는 단계; 상기 게이트 양측의 게이트 절연막과 제 2 절연막 측벽, 제 1 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자의 게이트 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제 2도는 본 발명의 반도체 소자의 게이트 공정단면도이다.
먼저 제 2도(a)와 같이, 반도체 기판(1)상에 게이트 형성두께에 맞도록 산화막(2)을 형성하고 상기 산화막(2)위에 감광제(6)를 증착하고 게이트 패턴 마스크를 이용한 노광 및 현상 공정으로 게이트영역을 정의한다. 즉 게이트가 형성 될 부분을 노출시킨다.
다음에 제 2도(b)와 같이, 상기 감광제(6)를 마스크로 이용해 게이트 형성부의 반도체 기판(1)이 드러나도록 산화막(2)을 선택적으로 제거한 후 감광제(6)를 제거한다.
이어서 제 2도(c)와 같이, 산화막(2)이 형성된 반도체 기판(1) 전면에 두께조절이 가능한 질화막(4)을 형성한다.
이때 질화막(4)의 두께는 소자의 최종 임계 치수에 맞게 형성한다.
그리고 제 2도(d)와 같이, 질화막(4)을 에치백하여 산화막(2) 측벽에 질화막측벽(4a)을 형성하여 게이트 임계 치수 조절을 한다.
다음에 제 2도(e)와 같이, 상기 전면에 게이트 산화막(3)과 폴리 실리콘(5)을 차례로 증착한다. 이때 폴리 실리콘(5)을 평탄하게 증착한다.
이어서 제 2도(f)와 같이, 상기 산화막(2) 표면이 노출되도록 상기 폴리 실리콘(5)과 게이트 산화막(3)을 에치백하여 상기 게이트 형성 영역에
마지막으로 제 2도(g)와 같이, 상기 폴리 실리콘(5)막 양측면의 게이트 산화막(3)과 질화막 측벽(4a)과 산화막(2)을 비등방성 에칭인 건식식각으로 제거하면 본 발명의 반도체 소자의 게이트 전극이 완성된다.
위의 제조방법에서 게이트 형성부에 오픈 마스크를 사용하는 대신에 게이트에 마스크를 씌우고 네거티브 피일(Negative PR)을 사용하여 게이트 형성부의 산화막을 제거해 줄 수도 있다.
또한 질화막을 입히는 대신 산화막을 입혀 임계 치수를 조절해 줄수도 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 질화막의 두께조절을 함으로써 게이트의 임계 치수 조절이 가능하므로 초소형 게이트(0.4㎛) 형성이 용이하다.
둘째, 게이트 형성부에 오픈 마스크를 형성할 때 추후 공정단계에서 질화막으로 게이트 CD의 조절이 가능하므로 오픈 마스크 사용시에는 임계 치수를 조절할 필요가 없어져서 공정장비 능력에 관계없이 패턴형성이 가능해지므로 마진(Margin)이 커진다.
제 1도는 종래의 반도체 소자의 게이트 공정단면도
제 2도는 본 발명의 반도체 소자의 게이트 공정단면도
*도면의 주요 부분에 대한 부호 설명*
1 : 반도체 기판 2 : 산화막
3 : 게이트 산화막 4 : 질화막
5 : 폴리 실리콘 6 : 감광제
Claims (7)
- 기판 상에 게이트 형성 영역을 노출하는 개구부를 갖는 제 1 절연막을 형성하는 단계;전면에 소정 두께로 제 2 절연막을 형성하고 이를 에치백하여 개구부의 제 1 절연막 측벽에 제 2 절연막 측벽을 형성하는 단계;전면에 게이트 절연막과 전도층을 차례로 형성하는 단계;상기 제 1 절연막 표면이 노출되도록 상기 전도층과 게이트 절연막을 에치백하여 상기 개구부내에 게이트를 형성하는 단계;상기 게이트 양측의 게이트 절연막과 제 2 절연막 측벽, 제 1 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,제 1 절연막의 두께는 형성하고자 하는 게이트 두께만큼으로 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 게이트 형성 영역의 제 1 절연막을 제거하는 단계는 상기 게이트 형성 영역에 네가티브 감광제를 형성하고 상기 네거티브 감광제를 마스크로 상기 제 1 절연막을 제거하는 단계임을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,제 1 절연막을 산화막으로 하고 제 2 절연막을 질화막으로 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,전도층으로 폴리실리콘을 사용함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 전도층을 평탄하게 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 제 2 절연막은 상기 게이트 전극의 임계 치수에 따라서 그 두께를 달리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960006568A KR100396689B1 (ko) | 1996-03-12 | 1996-03-12 | 반도체소자의게이트제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960006568A KR100396689B1 (ko) | 1996-03-12 | 1996-03-12 | 반도체소자의게이트제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970067637A KR970067637A (ko) | 1997-10-13 |
| KR100396689B1 true KR100396689B1 (ko) | 2003-11-17 |
Family
ID=37422148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960006568A KR100396689B1 (ko) | 1996-03-12 | 1996-03-12 | 반도체소자의게이트제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100396689B1 (ko) |
-
1996
- 1996-03-12 KR KR1019960006568A patent/KR100396689B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970067637A (ko) | 1997-10-13 |
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| N231 | Notification of change of applicant | ||
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|
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