KR0134109B1 - 반도체소자의 콘택홀 제조방법 - Google Patents

반도체소자의 콘택홀 제조방법

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KR0134109B1 KR1019940015428A KR19940015428A KR0134109B1 KR 0134109 B1 KR0134109 B1 KR 0134109B1 KR 1019940015428 A KR1019940015428 A KR 1019940015428A KR 19940015428 A KR19940015428 A KR 19940015428A KR 0134109 B1 KR0134109 B1 KR 0134109B1
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Abstract

본 발명은 반도체소자의 콘택홀 제조방법에 관한것으로서, 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 제1절연막을 도포하고, 상기 반도체기판에서 비트라인 콘택홀과 전하보존전극 콘택홀로 예정되어 있는 부분에 대응되는 위치에 각각 100%광을 통과시키는 노광영역과 소정의 투과율을 갖는 광투과영역이 정의되어 있는 노광마스크를 사용하여 한차례 노광하여 두께가 부위에 따라 다른 감광막패턴을 형성하고, 이를 마스크로 제1절연막에 깊이가 다른 홈들을 형성한 후, 상기 홈들의 측벽에 스페이서를 형성하고, 상기 스페이서에의해 노출되어 있는 제1절연막을 소정두께 제거하여 비트라인 콘택홀을 형성하고, 다시 비트라인 및 제2절연막을 도포한 후 상기 전하보존전극 콘택홀로 예정되어 있는 부분의 홈의 측벽에 전하보존전극용 스페이서를 형성하며, 다시 이를 마스크로 비트라인 콘택으로 예정되어 있는 반도체기판을 노출시키는 비트라인 콘택홀을 형성하였으므로, 한차례의 노광 공정후 식각 두께의 조절이 어려운 부분식각을 한전 실시하여 비트라인 콘택홀과 전하보존전극 콘택홀을 형성하여 공정이 간단하고, 콘택홀의 크기 및 간격 조절이 용이하여 소자동작의 신뢰성과 공정수율을 향상시킬 수 있다.

Description

반도체소자의 콘택홀 제조방법
제1a도 내지 제 1e 도는 종래 기술에 따른 반도체소자의 콘택홀 제조공정도.
제2도는 본발명에 따른 반도체소자의 콘택홀 노광마스크.
제3a도 내지 제 3f 도는 본발명에 따른 반도체소자의 콘택홀 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
100 : 노광마스크 A : 석영기판(노광영역)
B : 광차단막 C : 광투과영역
1 : 반도체기판 2 : 소자분리 절연막
3 : 게이트산화막 4 : 게이트적극
5 : 제1절연막 6 : 감광막패턴
7 : 홈 8 : 비트라인 콘택용 스페이서
9 : 비트라인 콘택홀 10 : 비트라인
11 : 제2절연막 12 : 전하보존전극용 스페이서
13 : 전하보존전극 콘택홀
본 발명의 반도체소자의 콘택홀 제조방법에 관한 것으로서, 특히, 비트라인 콘택홀과 전하보존전극 콘택홀에 대응되는 부분에 각각 100%광을 투과시키는 노광역역과 100%미만을 투과시키는 광투과영역이 정의되어 있는 노광마스크를 사용하여 한번의 노광 및 부분식각 공정으로 반도체기판에서 콘택으로 예정되어 있는 부분상의 충간절연막을 제거하고 두번의스페이서 공정으로 두개의 콘택홀을 형성하여 공정여유도 및 공정수율을 향상시킬 수 있는 반도체소자의 콘택홀 제조방법에 관한 것이다.
반도체소자의 고집적화에 따라 상하의 배선을 연결하는 콘택 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)는 증가한다. 따라서, 다층의 도전선을 구비하는 반도체소자에서 콘택을 형성하기 위해서는 제조 공정에서의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소한다. 또한 콘택홀 크기의 감소는 반도체 제조장비의 고정밀성을 요구하게 되며, 현재의 장비로는 어느 정도 이하 크기의 미세패턴, 예를들어 0.4 m이하의 패턴형성이 매우 어렵다.
상기 콘택홀은 간격 유지를 위하여 설계시 게이트 마스크와 콘택 마스크는 일정한 설계규칙에 따르면, 다음과 같은 요소들을 고려하여야 한다.
첫째, 마스크 정렬시의 오배열 여유(misalignment tolerance), 둘째, 노광공정시의 렌즈 왜곡(lens distortion), 세째, 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimention variation), 네째, 마스크간의 정합(registration)등과 같은 요인들을 고려하여야 한다.
따라서 상기와 같은 여러가지 사항들을 고려하면 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적하가 어려워진다.
종래 반도체소자의 콘택홀 제조방법에 관하여 제 1a도 내지 제 1e도를 참조하여 살펴보면 다음과 같다.
먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 절연막(1)과 게이트 산화막(3) 및 게이트전극(4)들을 형성하고, 상기 구조의 전표면에 제1절연막(5)을 형성한 후, 상기 제1 절연막(5)상에 반도체기판(1)에서 비트라인 콘택으로 예정되어 있는 부분을 노출시키는 감광막 패턴(6)을 형성한다.(제 1a도 참조).
그 다음 상기 감광막패턴(6)에 의해 노출되어있는 제 1절연막(5)의 소정두께를 부분식각하여 홈(7)을 형성하고, 상기 감광막패턴(6)을 제거한다,(제1b도 참조).
그후, 상기구조의 전표면에 소정재질의 절연막을 도포한 후, 전면식각하여 홈(7)의 측벽에 비트라인 콘택용 스페이서(8)를 형성한다.(제1c도 참조).
그다음 상기 비트라인 콘택용 스페이서(8)를 마스크로 제1절연막(5)의 나머지 부분을 제거하여 반도체기판(1)을 노출시키는 비트라인 콘택홀(9)을 형성한 후, 상기 비트라인 콘택홀(9)을 통하여 반도체기판(1)과 접촉되는 비트라인(10)을 형성한다.(제1d도 참조).
그후, 상기 구조의 전표면에 제2절연막(11)을 형성하고, 앞서와 동일한 부분식각 및 스페이서 공정을 사용하여 전하보존전극 콘택용 스페이서(12)를 형성하고 이를 마스크로 전하보존전극 콘택홀(13)을 형성한다.(제1e도 참조).
상기와 같은 종래 콘택홀 제조방법은, 비트라인 콘택홀과 전하보존전극 콘택홀을 두차례에 걸친 사진 공정과 부분식각 및 스페이서 공정을 거치게 되므로 공정이 복잡하고, 노광마스크간의 엄격한 정렬이 요구되어 공정 여우도가 감소되어 공정수율이 떨어지는 문제점이 있다.
또한 부분식각은 식각깊이의 조절이 어렵고, 식각된 임계 크기의 측정이 어려우므로 소자동작의 신뢰성과 공정수율이 떨어지는 문제점이 있다.
또한 두차례의 콘택홀 형성 공정을 거쳐야 하므로 콘택홀 크기 및 간격의 감소가 어려운 문제점이 있다. 본발명은 상기와 같은 문제점들을 해결하기 의한 것으로서, 본발명의 목적은 비트라인 콘택홀과 전하보존전극 콘택홀에 대응되는 부분에 각각 노광영역과 광투과영역이 정의되어 있는 노광 마스크를 사용하여 절연막을 홈에 따라 단차가 지도록 부분식각하여 비트라인 콘택용 홈과 전하보존전극 콘택용 홈을 동시에 형성한 후, 후속공정을 진행하여 공정이 간단하고, 콘택홀 크기의 감소가 용이하고, 공정여유도가 증가되어 공정수율이 향상되며 소자의 고집적화에 유리한 반도체소자의 콘택홀 제조방법을 제공함에 있다.
상기와같은 목적들을 달성하기 위한 본발명에 따른 반도체소자의 콘택홀 제조방법의 특징은, 소자분리절연막과 게이트 산화막 및 케이트전극이 형성되어 있는 반도체기판상에 제1절연막을 형성하는 공정과, 상기 반체기판에서 비트라인 콘택홀과 전하보존전극 콘택홀로 예정되어 있는 부분에 대응되는 부분에 깊이가 각각 전자가 깊고 후자가 얕은 홈들을 형성하는 공정과, 상기 홈들의 측벽에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 제1절연막에서 비트라인 콘택으로 예정되어 있는 부분이 노출되는 정도의 두께를 제거하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 상기 반도체기판과 접촉되는 비트라인을 형성하는 공정과, 상기구조의 전표면에 제2절연막을 형성하는 공정과, 상기 홈들중 전하보존전극 콘택으로 예정되어 있는 부분의 제2절연막의 측벽상에 전하보존전극 콘택으로 예정되어 있는 부분의 제2절연막의 측벽상에 전하보존전극 콘택용 스페이서를 형성하는 공정과, 상기 전하보존전극 콘택용 스페이서에 의해 노출되어 있는 제2절연막과 제1절연막의 나머지 두께를 제거하여 전하보존전극 콘택홀을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 콘택홀 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3a도 내지 제3f 도는 본발명에 따른 반도체소자의 콘택홀 제조공정도이다.
먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 절연막(2)과 게이트산화막(3)과 일련의 게이트전극(4)들을 형성한 후, 상기구조의 전표면에 산화막 재질의 제1절연막(5)을 형성한다. 그다음 상기 제1절연막(5)상에 비노광영역의 패턴이 되는 포지티브 감광막(6)을 도포하고, 제2도에 도시되어 있는 노광마스크(100)를 사용하여 노광한 후, 현상하여 부위별로 두께가 다른 감광막(6)패턴을 형성한다.
이때 상기의 노광마스크(100)는 투명한 석영기판(A)상에 100%노광을 차단하는 두께의 Cr패턴으로된 광차단막 패턴(B)이 형성되어 있는데, 비트라인 콘텍홀에 대응되는 부분에는 석영기판(A)을 그대로 노출시켜 광이 100% 투과되는 노광영역(A)이 정의되어 있으며, 그 양측의 전하보존전극 콘택홀에 대응되는 부분에는 광을 소정의 투과율, 예를들어 50% 투과시키는 정도 두께의 크롬패턴에 의해 정의되는 광투과영역(C)이 형성되어 있다. 따라서 상기의 포지티브형 감광막(6)은 비트라인 콘택홀 및 전하보존전극 콘택홀에 대응되는 부분에서 각각 전부 및 일부가 현상 제거된다.(제 3a도 참조).
그 후, 상기 단차가 진 감광막(6)패턴을 마스크로하여 상기 반도체기판(1)이 노출되지 않는 정도의 두께로 제1절연막(5)을 제거하여 비트라인 콘택홀과 전하보존전극 콘택홀에 해당되는 부분에 깊이가 다른 홈(7)들을형성한 후, 상기 감광막(6)패턴을 제거한다. 이때 상기 홈(7)들은 비트라인 콘택홀에 해당되는 부분이 전하보존전극 콘택홀 부분에 비해 깊게 형성된다. (제 3b도 참조).
그다음 상기 홈(7)들의 측벽에 소정재질, 예를들어 질화막으로된 비트라인 콘택용 스페이서(8)들을 형성한 후, 이를 마스크로 상기 노출되어 있는 제1절연막(5)을 소정두께, 예를들어 상기 반도체기판(1)에서 비트라인 콘택으로 예정되어 있는 부분이 노출되는 정도의 두께를 제거하여 비트라인 콘택홀(9)을 형성한다. 이때 상기 전하보존전극 콘택홀에 해당되는 부분은 남아있는 제1절연막(5)의 두께 차이에 의해 완전히 제거되지 않는다.(제3c도 참조).
그후, 상기 비트라인 콘택홀(9)을 통하여 상기 반도체기판(1)과 접촉되는 비트라인(10)을 형성하며, 상기 구조의 전표면에 제2절연막(11)을 형성한다. (제3d도 참조).
그 다음 상기 전하보존전극 콘택홀로 예정되어 있는 부분사의 홈(7)의 측벽에 전하보존전극용 스페이서(12)를 소정재질, 예를들어 질화막을 전면에 도포한 후, 전면 이방성식각하여 형성된다.(제3e도 참조).
그후, 상기 전하보존전극용 스페이서(12)에 의해 노출되어 있는 제2절연막(11)과 제1절연막(5)의 나머지 두께를 순차적으로 제거하여 전하보존전극 콘택홀(13)을 형성한다. (제3F도 참조).
이상에서 설명한 바와 같이 본발명에 따른 반도체소자의 콘택홀 제조 방법은, 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 제1절연막을 도포하고, 상기 반도체기판에서 비트라인 콘택홀과 전하보존전극 콘택홀로 예정되어 있는 부분에 대응되는 위치에 각각 100%광을 통과시키는 노광영역과 소정의 투과율을 갖는 광투과영역이 정의되어 있는 노광마스크를 사용하여 한차례 노광하여 두께가 부위에 따라 다른 감광막패턴을 형성하고, 이를 마스크로 제1절연막에 깊이가 다른 홈들을 형성한 후, 상기 홈들의 측벽에 스페이서를 형성하고, 상기 스페이서에 의해 노출되어 있는 제1절연막을 소정두께 제거하여 비트라인 콘택홀을 형성하고, 다시 비트라인 및 제2절연막을 도포한 후 상기 전하보존전극 콘택홀로 예정되어 있는 부분의 홈의 측벽에 전하보존전극용 스페이서를 형성하며, 다시 이를 마스크로 비트라인 콘택으로 예정되어 있는 반도체기판을 노출시키는 비트라인 콘택홀을 형성하였으므로, 한차례의 노광 공정후 식각 두께의 조절이 어려운 부분식각을 한번 실시하여 비트라인 콘택홀과 전하보존전극 콘택홀을 형성하여 공정이 간단하고, 콘택홀의 크기 및 간격 조절이 용이하여 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 이점이 있다.

Claims (2)

  1. 소자분리절연막과 게이트 산화막 및 게이트전극이 형성되어 있는 반도체기판상에 제1절연막을 형성하는 공정과, 상기 반도체기판에서 비트라인 콘택홀과 전하보존전극 콘택홀로 예정되어 있는 부분에 대응되는 부분에 깊이가 각각 전자가 깊고 후자가 얕은 홈들을 형성하는 공정과, 상기 홈들의 측벽에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 제1절연막에서 비트라인 콘택으로 예정되어 있는 부분이 노출되는 정도의 두께를 제거하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀을 통하여 상기 반도체기판과 접축되는 비트라인을 형성하는 공정과, 상기 구조의 전표면에 제2절연막을 형성하는 공정과, 상기 홈들중 전하보존전극 콘택으로 예정되어 있는 부분의 제2절연막의 측벽상에 전하보존전극 콘택용 스페이서를 형성하는 공정과, 상기 전하보존전극 콘택홀 스페이서에 의해 노출되어 있는 제2절연막과 제1 절연막의 나머지 두께를 제거하여 전하보존전극 콘택홀을 형성하는 공정을 구비하는 반도체소자의 콘택홀 제조방법.
  2. 제1항에 있어서, 상기 깊이차가 있는 홈들을 노광영역과 광투과영역이 각각 비트라인 콘택홀과 전하보존전극 콘택홀 대응되는 부분에 정의되어 있는 노광마스크를 사용하여 포지티브감광막을 노광하여 형성하는 것을 특징으로하는 반도체소자의 콘택홀 제조방법.
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