KR100434962B1 - 반도체 소자의 콘택 형성방법 - Google Patents
반도체 소자의 콘택 형성방법 Download PDFInfo
- Publication number
- KR100434962B1 KR100434962B1 KR1019970075753A KR19970075753A KR100434962B1 KR 100434962 B1 KR100434962 B1 KR 100434962B1 KR 1019970075753 A KR1019970075753 A KR 1019970075753A KR 19970075753 A KR19970075753 A KR 19970075753A KR 100434962 B1 KR100434962 B1 KR 100434962B1
- Authority
- KR
- South Korea
- Prior art keywords
- etch stop
- pattern
- film
- etching
- insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 239000000126 substance Substances 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 54
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 자기정렬콘택방식으로 콘택식각시 콘택되는 영역을 먼저 식각정지층으로 제거함으로서 고선택 식각으로 인한 다량의 폴리머 형성을 제거하기 위해 식각정지층으로 사용되는 막을 제거하여야 하는 번거로움이 덜수 있어 공정의 편의성과 안정성 및 공정의 마진을 확보할 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 자기정렬콘택(self align contact 이하, SAC)방식으로 콘택식각시 콘택되는 영역을 먼저 식각정지층으로 제거함으로서 소자의 공정의 마진을 확보할 수 있는 기술에 관한 것이다.
일반적으로, 반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.
따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalig㎚ent tolerance), 노광 공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
또한, 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 자기 정렬 콘택홀(self-align contact; 이하 SAC라 칭함) 형성 기술이 개발되었다.
도 1 은 종래 기술에 따른 반도체 소자의 콘택 공정단면도이다.
먼저, 반도체 기판(10) 상부에 게이트산화막(12)과 폴리실리콘막(14), 산화막으로 이루어진 제 1절연막(16)을 순차적으로 형성한다.
다음, 식각마스크를 이용하여 상기 게이트산화막(12)이 노출될때 까지 식각하여 상기 반도체 기판(10) 상부의 일측과 타측에 폴리실리콘막(14)패턴과 제 1절연막(16)패턴을 동시에 형성한다.
그 다음, 상기 폴리실리콘막(14)패턴과 제 1절연막(16)패턴 측벽에 산화막재질의 절연 스페이서(18)을 형성한 후, 전표면에 질화막 재질의 식각정지층(20)을 형성한다.
다음, 상기 구조의 전표면에 산화막 재질의 제 2절연막(22)을 형성한 다음, 콘택마스크를 이용한 식각공정으로 상기 식각정지층(20)을 노출시키는 콘택홀(24)을 형성한다.(도 1 참조)
상기와 같은 종래 기술에 따르면, 콘택식각시 식각장벽층을 고선택 식각하게 되는데 이로인해 다량의 폴리머(polymer)를 생성하여 식각작용을 저해하게 된다.
따라서, 식각선택율이 저하되는 경우 식각정지층은 부분적으로 파괴되어 후속 도전층과 전기적으로 원하지 않는 도통이 되며, 이를 개선하기 위해 식각정지층을 두껍게 형성할 경우 식각정지 작용은 가능하나 제거시 많은 어려움이 따른다.
또한, 식각정지층으로 사용된 식각장벽층은 상부 도전층이 증착되기 전에 제거되어야 함으로 공정이 복잡해지며, 식각장벽층 식각시 식각장벽층과 반도체 기판과의 식각선택비가 요구됨으로서 공정 마진(margin)이 감소하여 소자의 생산수율을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 자기정렬콘택방식으로 콘택식각시 콘택되는 영역을 먼저 식각정지층으로 제거함으로서 고선택 식각으로 인한 다량의 폴리머 형성을 제거하기 위해 식각정지층으로 사용되는 막을 제거하여야 하는 번거로움이 덜수 있어 공정의 편의성과 안정성 및 공정의 마진을 확보할 수 있는 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 반도체 소자의 콘택 공정단면도
도 2a 내지 도 2e 는 본 발명에 따른 반도체 소자의 콘택 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체 기판 12, 32 : 게이트산화막
14, 34 : 폴리실리콘막 16, 36 : 제 1절연막
18, 43 : 절연 스페이서 20, 38 : 식각정지층
22, 44 : 제 2절연막 24, 46 : 콘택홀
40 : 감광막패턴
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판 상부에 게이트산화막과 폴리실리콘막, 제 1절연막, 식각정지층 및 감광막패턴을 순차적으로 형성하는 공정과,
상기 감광막패턴을 마스크로 이용하여 상기 게이트산화막이 노출될때 까지 식각하여 식각정지층패턴과 제 1절연막패턴, 폴리실리콘막패턴을 순차적으로 하는 공정과,
상기 구조에서 습식케미컬을 사용하여 식각정지층패턴의 하부가 언더컷이지게 형성하는 공정과,
상기 식각정지층패턴과 제 1절연막패턴, 폴리실리콘막패턴 측벽에 절연 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제 2절연막을 형성하는 공정과,
상기 제 2절연막에서 자기정렬콘택방식으로 반도체 기판이 노출될때 까지 식각하여 콘택홀을 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택 형성방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체 소자의 콘택 제조공정도이다.
먼저, 반도체 기판(30) 상부에 게이트산화막(32)과 폴리실리콘막(34), 제 1절연막(36), 식각정지층(38) 및 감광막패턴(40)을 순차적으로 형성한다.
이 때, 상기 제 1절연막(36)은 테오스(Tetra ethyl ortho silicate 이하, TEOS)막, 비.피.에스.지(BoroPhosphoSilicate Glass 이하, BPSG)막, 피.에스.지(PhosphoSilicate Glass 이하, PSG)막으로 이루어진 군에서 임의로 선택되는 하나의 막으로 형성되며, 식각정지층(38)은 질화막 또는 산화막-리치(rich)-질화막으로 형성한다.
여기서, 상기 식각정지층(38)이 질화막으로 형성되는 경우 후속공정의 콘택식각시 제거된다. (도 2a 참조)
다음, 상기 감광막패턴(40)을 마스크로 이용하여 상기 게이트산화막(32)이 노출될때 까지 식각하여 식각정지층(38)패턴과 제 1절연막(36)패턴, 폴리실리콘막(34)패턴을 순차적으로 형성한다.
그 다음, 상기 구조에서 HF 또는 BOE케미컬을 이용한 습식공정으로 식각정지층(38)패턴의 하부가 언더컷이지게 형성한다.
이 때, 상기 습식공정은 상기 식각정지층(38)에서 폴리실리콘막(34)까지 순차적으로 식각하거나, 또는 식각정지층(38)에서 제 1절연막(36)까지 식각공정을 진행한 다음 습식공정을 진행하게 된다.(도 2b 참조)
다음, 상기 구조의 전표면에 절연막으로 고선택 특성 및 절연성을 갖는 질화막(42)을 형성한다.(도 2c 참조)
그 다음, 상기 질화막(42)을 전면식각하여 상기 식각정지층(38)패턴과, 제 1절연막(36)패턴, 폴리실리콘막(34)패턴 측벽에 식각정지층 역할을 하는 절연 스페이서(43)를 형성한다.(도 2d 참조)
그 다음, 상기 구조의 전표면에 층간절연막으로 산화막 재질의 제 2절연막(44)을 형성한다.
다음, 상기 제 2절연막(44)에서 콘택마스크를 이용하여 자기정렬콘택방식으로 반도체 기판(30)이 노출될때 까지 식각하여 콘택홀(46)을 형성한다.
이 때, 상기 콘택홀(46) 형성시 반도체 기판(10)과 폴리실리콘막(34)위의 콘택을 동시에 형성하더라도 상기 식각정지층(38)을 추가로 제거하지 않아도 된다.
또한, 상기 제 1절연막(36)을 건식식각시 선택비에 따른 식각정지층(38)의 두께를 설정하여 제거하지 않아도 됨으로서 두께 설정에 따른 공정 여유도가 생기게 된다.(도 2e 참조)
상기한 바와같이 본 발명에 따르면, 자기정렬방식으로 콘택식각시 콘택되는 영역을 먼저 식각정지층으로 제거함으로서 고선택 식각으로 인한 다량의 폴리머 형성을 제거하기 위해 식각정지층으로 사용되는 막을 제거하여야 하는 번거로움이 덜수 있어 공정의 편의성과 안정성 및 공정의 마진을 확보할 수 있어 소자의 생산수율을 향상시키는 이점이 있다.
Claims (5)
- 반도체 기판 상부에 게이트산화막과 폴리실리콘막, 제 1절연막, 식각정지층 및 감광막패턴을 순차적으로 형성하는 공정과,상기 감광막패턴을 마스크로 이용하여 상기 게이트산화막이 노출될때 까지 식각하여 식각정지층패턴과 제 1절연막패턴, 폴리실리콘막패턴을 순차적으로 하는 공정과,상기 구조에서 습식케미컬을 사용하여 식각정지층패턴의 하부가 언더컷이지게 형성하는 공정과,상기 식각정지층패턴과 제 1절연막패턴, 폴리실리콘막패턴 측벽에 절연 스페이서를 형성하는 공정과,상기 구조의 전표면에 제 2절연막을 형성하는 공정과,상기 제 2절연막에서 자기정렬콘택방식으로 반도체 기판이 노출될때 까지 식각하여 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항에 있어서, 상기 제 1절연막은 TEOS막, BPSG막, PSG막으로 이루어진 군에서 임의로 선택되는 하나의 막으로 형성되며, 식각정지층은 질화막 또는 산화막-리치-질화막으로 형성된 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항에 있어서, 상기 습식케미컬으로 HF 또는 BOE케미컬을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항에 있어서, 상기 절연 스페이서는 질화막으로 형성되며, 전면식각하여 형성된 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
- 제 1 항 또는 제 2항에 있어서, 상기 식각정지층이 질화막으로 형성되는 경우 콘택식각시 제거되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075753A KR100434962B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075753A KR100434962B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990055798A KR19990055798A (ko) | 1999-07-15 |
| KR100434962B1 true KR100434962B1 (ko) | 2004-07-16 |
Family
ID=37341082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970075753A KR100434962B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100434962B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837181A (ja) * | 1994-07-21 | 1996-02-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR0183897B1 (ko) * | 1996-06-28 | 1999-04-15 | 김광호 | 반도체장치의 콘택 형성방법 |
| KR100231598B1 (ko) * | 1996-08-19 | 1999-11-15 | 김주용 | 반도체소자의 콘택홀 형성방법 |
-
1997
- 1997-12-27 KR KR1019970075753A patent/KR100434962B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837181A (ja) * | 1994-07-21 | 1996-02-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR0183897B1 (ko) * | 1996-06-28 | 1999-04-15 | 김광호 | 반도체장치의 콘택 형성방법 |
| KR100231598B1 (ko) * | 1996-08-19 | 1999-11-15 | 김주용 | 반도체소자의 콘택홀 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990055798A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100280622B1 (ko) | 반도체 장치의 콘택 형성 방법 | |
| KR100248144B1 (ko) | 반도체 소자의 콘택 제조방법 | |
| JP2007134699A (ja) | キャパシタ・オーバー・ビットラインメモリセルの形成方法 | |
| KR100192521B1 (ko) | 반도체장치의 제조방법 | |
| KR0170899B1 (ko) | 반도체소자의 콘택홀 제조방법 | |
| KR100434962B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100546152B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100252044B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100324935B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR20010008839A (ko) | 반도체 장치의 셀프-얼라인 콘택 형성방법 | |
| KR100258368B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100367696B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100248143B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0137566B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100475032B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR970007821B1 (ko) | 반도체 장치의 콘택 제조방법 | |
| KR19980083001A (ko) | 반도체 소자의 콘택홀 제조방법 | |
| KR100265010B1 (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
| KR0137627B1 (ko) | 반도체 소자 제조 방법 | |
| KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
| KR0140730B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
| JPH0481323B2 (ko) | ||
| KR20050080705A (ko) | 게이트 콘택 플러그를 갖는 플래시 메모리 소자 및 그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |