KR0140730B1 - 반도체 소자의 미세콘택 형성방법 - Google Patents
반도체 소자의 미세콘택 형성방법Info
- Publication number
- KR0140730B1 KR0140730B1 KR1019940039210A KR19940039210A KR0140730B1 KR 0140730 B1 KR0140730 B1 KR 0140730B1 KR 1019940039210 A KR1019940039210 A KR 1019940039210A KR 19940039210 A KR19940039210 A KR 19940039210A KR 0140730 B1 KR0140730 B1 KR 0140730B1
- Authority
- KR
- South Korea
- Prior art keywords
- barrier layer
- etching
- forming
- semiconductor device
- mask
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1식각장벽층을 일정두께 형성한 다음, 콘택마스크를 이용하여 제1식각장벽층패턴을 형성하고 그 측벽에 제2식각장벽층 스페이서를 형성한 다음, 이를 마스크로 하여 상기 하부절연층을 습식 및 건식방법으로 식각함으로써 콘택홀을 형성한 다음, 후공정에서 상기 반도체기판에 접속되는 콘택물질층을 형성함으로써 필요없는 잔유물을 없애고 균일한 콘택홀을 형성하여 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
제1A도는 내지 제1D도는 본 발명의 실시예에 따른 반도체소자의 미세콘택 형성공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 13 : 소자분리절연막
15 : 게이트전극 17 : 하부절연층
19 : 제1질화막 21 : 감광막패턴
23 : 제2질화막 25 : 콘택홀
본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 특히 반도체소자가 고집적화되어 콘택홀의 크기가 작아짐에따라 콘택마스크를 이용하여 반도체기판에 형성된 하부절연층 상부에 식각장벽층을 형성하고 이를 마스크로하여 균일한 콘택홀을 형성함으로써 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체소자의 고집적화되어 미세콘택홀 형성시 홀의 크기가 작아짐에 따라 노광마스크 형성공정이나 감광막 식각공정시 발생하는 감광막 잔유물 및 감광막패턴의 불균일성에 의하여 형성된 불균일한 콘택홀이 형성되기 때문에 반도체소자의 신뢰성을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
도시되지 않았지만 종래기술을 설명하면 다음과 같다.
반도체기판 상부에 하부절연층을 형성한다. 그리고, 콘택마스크를 이용하여 감광막패턴을 형성한다. 그리고, 상기 감광막패턴을 마스크로하여 상기 하부절연층을 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 이때, 상기 식각공정은 습식식각과 플라즈마식각고정을 이용하여 실시된다. 그리고, 상기 습식식각 때문에 발생하는 언더컷(undrcut)으로 인하여 상기 하부절연층에 형성된 구조물이 손상될 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하여 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세콘택 형성방법을 제공하는 데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명의 특징은 고집적화된 반도체소자의 미세콘택 형성방법에 있어서, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1식각장벽층을 일정두께 형성하는 공정과, 콘택마스크를 이용하여 상기 제1식각장벽층을 식각하는 공정과, 상기 제1식각장벽층의 식각면에 제2식각장벽층 스페이서를 형성하는 공정과, 상기 제1식각장벽층과 제2식각장벽층 스페이서를 마스크로하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정을 포함하는데 있다.
그리고, 상기 제1식각장벽층과 제2식각장벽층은 절연물질로 형성되는 것과, 상기 제1식각장벽층과 제2식각장벽층은 도전체로 형성되는 것과, 상기 콘택마스크는 형성하려는 콘택홀보다 큰 것이 사용되는 것과, 상기 하부절연층 식각공정은 습식식각과 건식식각이 사용되는 것이다.
이하, 첨주된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1A도 내지 제1D도는 본 발명에 따른 반도체소자의 미세콘택 형성공정을 도시한 단면도이다.
제1A도를 참조하면, 반도체기판(11) 상부에 소자분리절연막(13) 및 게이트전극(15)을 형성한다. 그리고, 전체표면상부에 하부절연층(17)을 형성한다. 이때, 상기 하부절연층(17)은 플로우 (flow)가 잘되는 절연물질, 즉 비.피.에스.지.(Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 또는 피.에스.지.(Phospho Silicate Glass, 이하에서 PSG라 함)이 사용된 것이다.
제1B도를 참조하면, 전체표면성부에 일정두께 제1질화막(19)을 형성한다. 그리고, 상기 제1질화막(19) 상부에 감광막패턴(21)을 형성한다. 이때, 사기 감광막패턴(21)은 콘택마스크(도시안됨)을 이용한 식각공정으로 형성된 것이다. 그리고, 상기 감광막패턴(21)은 형성하려고하는 콘택홀(도시안됨)보다 크게 형성된 것이다.
제1C도를 참조하면, 상기 감광막패턴(21)을 마스크로하여 상기 제1질화막(19)을 식각하여 제1질화막(19)패턴을 형성한다. 그 다음에, 전체표면상부에 일정두께 제2질화막(23)을 형성한다. 그리고, 이를 이방성식각하여 상기 제1질화막(19)패턴의 측벽에 제2질화막(23) 스페이서를 형성한다.
여기서, 상기 제2질화막(23) 스페이서의 두께를 조절하여 형성하려고 하는 크기의 콘택홀(도시안됨)을 형성한다.
제1D도를 참조하면, 상기 제1질화막(19)패턴과 제2질화막(23) 스페이서를 마스크로하여 상기 하부절연층(17)을 일정두께 습식식각한다. 이때, 상기 습식식각으로인하여 언더컷이 형성된다. 그리고, 상기 습식식각은 상기 하부절연층(17)에 형성된 구조물이 노출되지 않을 정도로 실시된 것이다. 그 다음에, 상기 제1질화막(19)패턴과 제2질화막(23) 스페이서를 마스크로 하여 상기 반도체기판(11)이 노출되도록 콘택홀(25)을 형성한다. 그리고, 인산용액을 이용하여 상기 제1질화막(19)패턴과 제2질화막(23) 스페이서를 제거한다.
여기서, 상기 제1질화막(19)패턴과 제2질화막(23) 스페이서는 식각장벽층으로 사용된 것이다.
후공정에서, 상기 콘택홀(25)을 통하여 상기 반도체기판(11)에 접속되는 콘택물질층(도시안됨)을 형성함으로써 반도체소자의 고집적화를 가능하게 한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세콘택 형성방법은 하부절연층 상부에 콘택마스크를 이용하여 제1식각장벽층패턴을 형성하고 상기 제1식각장벽층패턴의 측벽에 제2식각장벽층 스페이스를 형성한 다음, 이를 마스크로하여 콘택홀을 형성함으로써 잔유물을 발생시키지 않고 콘택홀을 균일하게 형성하여 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (5)
- 고집적화된 반도체소자의 미세콘택 형성방법에 있어서, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1식각장벽층을 일정두께 형성하는 공정과, 콘택마스크를 이용하여 상기 제1식각장벽층을 식각하는 공정과, 상기 제1식각장벽층의 식각면에 제2식각장벽층 스페이서를 형성하는 공정과, 상기 제1식각장벽층과 제2식각장벽층 스페이서를 마스크로 하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 제1식각장벽층과 제2식각장벽층은 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 제1식각장벽층과 제2식각장벽층은 도전체로 형성되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 콘택마스크는 형성하려는 콘택홀보다 큰 것이 사용되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.
- 제1항에 있어서, 상기 하부절연층 식각공정은 습식식각과 건식식각이 사용되는 것을 특징으로하는 반도체소자의 미세콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026226A KR960026226A (ko) | 1996-07-22 |
| KR0140730B1 true KR0140730B1 (ko) | 1998-07-15 |
Family
ID=19405338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039210A KR0140730B1 (ko) | 1994-12-30 | 1994-12-30 | 반도체 소자의 미세콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0140730B1 (ko) |
-
1994
- 1994-12-30 KR KR1019940039210A patent/KR0140730B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026226A (ko) | 1996-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100340879B1 (ko) | 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법 | |
| KR0140730B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
| KR100324933B1 (ko) | 반도체 소자의 자기정합 콘택홀 형성방법 | |
| KR100265340B1 (ko) | 반도체소자 제조방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100227635B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100458087B1 (ko) | 반도체장치제조방법 | |
| KR100399966B1 (ko) | 반도체 소자 제조방법 | |
| KR100261151B1 (ko) | 콘택홀 형성 방법 | |
| KR0140726B1 (ko) | 반도체 소자의 제조방법 | |
| KR100434962B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100427718B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100365748B1 (ko) | 반도체소자의콘택형성방법 | |
| KR100196525B1 (ko) | 반도체 장치 제조 방법 | |
| KR0140729B1 (ko) | 미세콘택 형성방법 | |
| KR100198633B1 (ko) | 반도체 소자의 제조방법 | |
| KR100281270B1 (ko) | 반도체소자의 콘택 제조방법 | |
| KR100370132B1 (ko) | 반도체 소자의 제조방법 | |
| KR100252892B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100772699B1 (ko) | 반도체 소자 제조 방법 | |
| JPH0481323B2 (ko) | ||
| KR19980085269A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR19990080203A (ko) | 반도체 소자의 게이트 제조방법 | |
| KR19990057080A (ko) | 반도체소자의 제조방법 | |
| KR19990030785A (ko) | 반도체소자의 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090223 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |