KR100198633B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100198633B1
KR100198633B1 KR1019960039284A KR19960039284A KR100198633B1 KR 100198633 B1 KR100198633 B1 KR 100198633B1 KR 1019960039284 A KR1019960039284 A KR 1019960039284A KR 19960039284 A KR19960039284 A KR 19960039284A KR 100198633 B1 KR100198633 B1 KR 100198633B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
insulating film
forming
trench
substrate
Prior art date
Application number
KR1019960039284A
Other languages
English (en)
Other versions
KR19980020703A (ko
Inventor
하상욱
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960039284A priority Critical patent/KR100198633B1/ko
Publication of KR19980020703A publication Critical patent/KR19980020703A/ko
Application granted granted Critical
Publication of KR100198633B1 publication Critical patent/KR100198633B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 미세한 패턴(Pattern)제조에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 제조방법은 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 건식식각을 통해 소정깊이로 트랜치를 형성하는 단계; 상기 트랜치 측면에 제 2 절연막 측벽 스페이서를 형성하는 단계; 그리고 상기 제 2 절연막 측벽 스페이서로 부터 노출된 트랜치 부분의 제 1 절연막을 제거하여 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자에 관한 것으로 특히, 미세한 패턴(Pattern)제조에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 콘택홀 형성방법을 설명하면 다음과 같다.
제1a도-제1d도는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
먼저, 제1a도에 도시된 반도체 기판(11)상에 BPSG(Boron Phosphrus Silicate Glass)층(12)을 형성하고, 상기 BPSG층(12)상에 감광막(13)을 도포한 후, 노광 및 현상공정을 패터닝 (Pattering)한다.
이어서, 제1b도에 도시된 바와 같이 상기 패터닝된 감광막(13)을 마스크로 하여 습식식각(Wet Etch)으로 상기 BPSG층(12)의 표면에 일정깊이로 트랜치(Trench)를 형성한다.
이어, 제1c도에 도시된 바와 같이 상기 패터닝된 감광막(13)을 마스크로 하여 상기 트랜치가 형성된 BPSG층(12)을 건식식각(Dry Etch)공정으로 상기 반도체 기판(11)의 표면이 노출되도록 콘택홀(14)을 형성한다.
그리고 제1d도에 도시된 바와 같이 상기 감광막(13)을 제거함으로써 종래에는 콘택홀을 형성하였다.
그러나 이와같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 패턴이 미세화됨으로써 습식식각시 패턴과 패턴사이의 간격이 좁기 때문에 패턴이 서로 겹쳐진다.
제1a도-제1d도는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도.
제2a도-제2e도는 본 발명의 반도체 소자의 콘택홀을 형성방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : BPSG층
23 : 제 1 감광막 24 : 질화막
25 : 측벽 스페이서 26 : 제 2 감광막
27 : 콘택홀
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 미세한 패턴을 얻을 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 건식식각을 통해 소정깊이로 트랜치를 형성하는 단계; 상기 트랜치 측면에 제 2 절연막 측벽 스페이서를 형성하는 단계; 그리고 상기 제 2 절연막 측벽 스페이서로 부터 노출된 트랜치 부분의 제 1 절연막을 제거하여 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 상세히 설명 하면 다음과 같다.
제2a도-제2e도는 본 발명의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.
먼저, 제2a도에 도시된 바와 같이 반도체 기판(21)상에 8000-10000Å의 두께를 갖는 BPSG층(22)을 형성한다.
그리고 상기 BPSG층(22)상에 제 1 감광막(23)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
이어서, 제2b도에 도시된 바와 같이 상기 패터닝된 제 1 감광막(23)을 마스크로 하여 상기 BPSG층(22)이 3000Å깊이로 트랜치가 형성되도록 건식식각을 행한다.
이어, 제2c도에 도시된 바와 같이 상기 제 1 감광막(23)을 제거하고, 전면에 1000Å의 두께를 갖는 질화막(24)을 형성한다.
이어서, 제2d도에 도시된 바와 같이 에치백(Etch Back)공정을 실시하여 상기 트랜치의 양측면에 측벽 스페이서(25)를 형성하고, 전면에 제 2 감광막(26)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
그리고 제2e도에 도시된 바와 같이 상기 패터닝된 제 2 감광막(26)을 마스크로 하여 상기 트랜치가 형성된 BPSG층(22)을 제거하여 상기 반도체 기판(21)의 표면이 노출되도록 콘택홀(27)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법은 건식식각만을 이용하여 콘택홀을 형성함으로써 패턴간격이 좁은 경우 서로 겹치는 문제를 방지할 수 있는 효과가 있다.

Claims (3)

  1. 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 건식식각을 통해 소정깊이로 트랜치를 형성하는 단계; 상기 트랜치 측면에 제 2 절연막 측벽 스페이서를 형성하는 단계; 그리고 상기 제 2 절연막 측벽 스페이서로 부터 노출된 트랜치 부분의 제 1 절연막을 제거하여 기판의 표면이 노출되도록 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제 1 절연막은 8000-10000Å의 두께를 갖는 BPSG로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 트랜치의 깊이는 3000Å의 두께로 식각함을 특징으로 하는 반도체 소자의 제조방법
    .
KR1019960039284A 1996-09-11 1996-09-11 반도체 소자의 제조방법 KR100198633B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960039284A KR100198633B1 (ko) 1996-09-11 1996-09-11 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960039284A KR100198633B1 (ko) 1996-09-11 1996-09-11 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR19980020703A KR19980020703A (ko) 1998-06-25
KR100198633B1 true KR100198633B1 (ko) 1999-06-15

Family

ID=19473346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960039284A KR100198633B1 (ko) 1996-09-11 1996-09-11 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100198633B1 (ko)

Also Published As

Publication number Publication date
KR19980020703A (ko) 1998-06-25

Similar Documents

Publication Publication Date Title
KR100198633B1 (ko) 반도체 소자의 제조방법
KR100289660B1 (ko) 반도체 소자의 트렌치 형성방법
KR100333726B1 (ko) 반도체소자제조방법
KR100268935B1 (ko) 반도체소자의 플러그 형성방법
KR19990003538A (ko) 반도체 소자의 제조방법
KR100252888B1 (ko) 반도체소자의 제조방법
KR100400763B1 (ko) 반도체소자의 캐패시터 제조방법
KR100256809B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100268898B1 (ko) 반도체소자의콘택홀형성방법
KR100365752B1 (ko) 반도체소자의콘택홀형성방법
KR100370132B1 (ko) 반도체 소자의 제조방법
KR100281147B1 (ko) 콘택홀 형성방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR100434962B1 (ko) 반도체 소자의 콘택 형성방법
KR0140730B1 (ko) 반도체 소자의 미세콘택 형성방법
KR100309138B1 (ko) 반도체소자의스페이서형성방법
KR960008095B1 (ko) 오르가닉 아크층을 이용한 미세 패턴 형성 방법
KR960035815A (ko) 반도체 소자의 콘택홀 형성방법
KR100192439B1 (ko) 반도체 소자의 콘택 형성방법
KR100382548B1 (ko) 반도체 소자의 제조방법
KR20040060310A (ko) 반도체소자의 형성방법
KR0140729B1 (ko) 미세콘택 형성방법
KR100413043B1 (ko) 반도체 장치의 게이트 전극 형성 방법
KR0172551B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100224778B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee