KR0172551B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

Info

Publication number
KR0172551B1
KR0172551B1 KR1019950026719A KR19950026719A KR0172551B1 KR 0172551 B1 KR0172551 B1 KR 0172551B1 KR 1019950026719 A KR1019950026719 A KR 1019950026719A KR 19950026719 A KR19950026719 A KR 19950026719A KR 0172551 B1 KR0172551 B1 KR 0172551B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
insulating
layer
film
Prior art date
Application number
KR1019950026719A
Other languages
English (en)
Other versions
KR970013063A (ko
Inventor
장세억
송태식
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950026719A priority Critical patent/KR0172551B1/ko
Publication of KR970013063A publication Critical patent/KR970013063A/ko
Application granted granted Critical
Publication of KR0172551B1 publication Critical patent/KR0172551B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체기판 상부에 도전층과 제1절연막을 순차적으로 형성하고 그 상부에 감광막을 형성한 다음, 미세선폭의 크롬패턴이 구비된 노광마스크를 이용하여 상기 감광막을 노광하되, 과도 노광하고 현상하여 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로하여 상기 제1절연막을 식각하여 제1절연막패턴을 형성하고 상기 감광막패턴을 제거한 다음, 전체표면상부에 제2절연막을 일정두께 형성하고 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성한 다음, 상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 도전층을 식각하고 상기 제1절연막패턴과 제2절연막 스페이서를 제거함으로써 미세패턴을 형성하는 것과 같이 종래의 반도체장비로 고집적된 반도체소자를 형성하여 반도체소자의 생산성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 미세패턴 형성방법
제1a도 및 제1b도는 종래기술에 따른 반도체소자의 미세패턴 형성 공정도.
제2a도는 본발명에 따른 미세패턴 제조 공정에 사용되는 노광마스크의 평면도.
제2b도 내지 제2e도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 석영기판 13,33 : 크롬패턴
15,35 : 노광마스크 21,41 : 반도체기판
23 : 다결정실리콘막 25 : 제1질화막
27,45 : 감광막 29 : 제2질화막
45 : 하부물질층
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 특히 아이라인(I-line) 광원을 이용하여 0.25㎛ 이하의 선폭을 갖는 미세패턴을 제현성이 우수하게 용이하게 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 반도체장비도 고집적화된 반도체소자를 만들기 위하여 더욱 미세화되어야하나 기계적인 장치인 상기 반도체 장치는 그 한계에 도달하였다. 그로 인하여, 기존의 반도체장치를 이용한 반도체소자 제조공정은 많은 문제점이 발생시켰다.
제1a도 및 제1b도는 종래기술에 따른 반도체소자의 미세패턴 형성 공정도이다.
제1a도를 참조하면, 패턴을 형성하기 위한 차광패턴인 크롬패턴(33)이 형성된 투명기판인 석영기판(31) 상부에 일정간격으로 형성된 것을 도시한 노광마스크(35)의 평면도로서, 상기 크롬패턴(33)은 0.25㎛이하의 선폭을 가지는 패턴을 형성하기 위한 것이다.
제1b도를 참조하면, 상기 제1a도의 노광마스크(35)를 이용한 노광 및 현상공정으로 감광막(45) 패턴을 형성하는데, 이를 상세히 살펴보면 다음과 같다.
먼저, 반도체기판(41) 상부에 패턴을 형성하고자 하는 하부물질층(43)을 형성한 후, 상기 하부물질층(43)상에 감광막(45)을 형성하고, 상기 노광마스크(35)를 이용한 선택 노광 및 현상공정으로 감광막(45) 패턴을 형성한다. 이때, 상기 노광공정은 365 ㎚의 파장을 갖는 광원이 사용되는 노광장치, 즉 아이라인 스테퍼(stepper)를 이용하여 실시된 것이다. 그로 인하여, ⓒ와 같은 감광막(45) 꼬리가 발생된다. 여기서, 상기 감광막(45) 꼬리가 발생되는 이유는 상기 노광장치의 해상도가 낮기 때문이다.
일반적으로, 0.25㎛ 이하의 선폭을 갖는 패턴 형성공정은 노광공정시 248㎚의 파장을 갖는 원자외선(deep UV)를 이용하는 노광장치를 이용하여 패턴을 형성하여야 한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 미세패턴 형성방법은, i-라인의 스테퍼를 이용한 0.25㎛ 이하 선폭의 미세패턴 형성시 균일한 패턴이 형성되지 않아 반도체소자의 고집적화를 어렵게 하고, 그에 따른 반도체소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, I-라인 스테퍼를 이용하여 0.25㎛ 이하 선폭의 패턴을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세패턴 형성방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 형성방법의 특징은,
반도체기판 상부에 도전층과 제1절연막을 순차적으로 일정두께 형성하는 공정과,
상기 제1절연막 상부에 감광막을 형성하는 공정과,
상기 감광막을 과도노광하고 현상하여 형성하고자하는 패턴 보다 폭이 감소된 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 공정과,
상기 제1절연막 패턴의 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 도전층을 식각하는 공정과,
상기 제1절연막패턴과 제2절연막 스페이서를 제거함으로써 미세패턴을 형성하는 공정을 포함하는데 있다.
또한, 상기 감광막패턴은 상기 노광 공정시 사용되는 크롬패턴 선폭의 5할 내지 7할의 크기로 형성되는 것과, 상기 제1절연막은 1000 내지 2000Å 두께로 형성되는 것과, 상기 제2절연막은 상기 과도노광된 부분의 일측두께와 같은 두께로 형성되는 것과, 상기 제1절연막패턴과 제2절연막 스페이서는 식각선택비 차이를 이용한 습식 방법으로 제거되는 것과, 상기 도전층과 제1,2절연막 구조는 절연막과 제1,2도전층 구조로 형성되는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2e도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성공정을 설명하기 위한 도면들이다.
제2a도는 투명기판인 석영기판(11) 상부에 차광패턴인 크롬패턴(13)을 형성하는 노광마스크(15)의 평면도로서, 게이트전극을 정의하기 위한 미세선폭의 노광마스크로서, 상기 크롬패턴(13)은 0.25㎛ 이하의 선폭으로 형성된 것이다.
제2b도 내지 제2e도는 본 발명에 따른 반도체소자의 미세패턴 제조공정도로서, 상기 제2a도의 노광마스크(15)를 이용하여 반도체기판 상부에 하부물질층 패턴을 형성하는 공정의 예이다.
제2b도를 참조하면, 반도체기판(21) 상부에 게이트산화막(도시안됨)과 다결정실리콘막(23)을 순차적으로 형성한 후, 상기 다결정실리콘막(23) 상부에 제1질화막(25)을 일정두께 형성한다. 이때, 상기 제1질화막(25)은 1000∼2000Å 두께로 형성된 것이다.
그다음, 상기 제1질화막(25) 상부에 감광막(27)을 형성하고, 제2a도에 도시되어 있는 노광마스크(15)를 마스크로하여 I-라인의 스테퍼(도시안됨)로 과도노광을 실시한 후, 현상공정을 실시하여 감광막(27)패턴을 형성한다. 여기서 상기 과도노광 공정은 상기 노광마스크(15)의 크롬패턴(13) 폭인 ⓐ보다 적은 ⓑ폭의 감광막(27)패턴이 형성되도록 실시된 것으로서, 상기 ⓑ는 ⓐ의 50∼70% 정도의 폭으로 형성된 것이다. 결과적으로, 과도노광에 의하여 제1b도에 도시된 감광막(45) 꼬리가 발생되지 않는다.
제2c도를 참조하면, 상기 감광막(27)패턴을 마스크로하여 상기 제1질화막(25)을 식각하여 제1질화막(25)패턴을 형성하고, 상기 감광막(27)패턴을 제거한 후, 전체 표면상부에 제2질화막(29)을 일정두께 형성한다.
제2d도를 참조하면, 상기 제2질화막(29)을 일정두께 이방성식각하여 상기 제1질화막(25)패턴 측벽에 제2질화막(29) 스페이서를 형성한 후, 상기 제1질화막(25)패턴과 상기 제2질화막(29) 스페이서를 마스크로 하여 상기 다결정실리콘막(23)을 식각하여 게이트전극이 되는 다결정실리콘막(23) 패턴을 형성한다.
제2e도를 참조하면, 상기 제1질화막(25)패턴과 제2질화막(29) 스페이서를 제거하여 게이트전극 형성 공정을 완료한다. 이때, 상기 제거공정은 상기 반도체기판(21), 게이트산화막 및 다결정실리콘막(23)과의 식각선택비 차이를 이용한 습식식각 공정으로 실시된 것으로, 상기 게이트산화막의 끝부분이 식각되어 언더컷(under cut)이 형성되지 않도록 용액을 조성하여 실시된 것이다.
본 발명의 다른 실시예로서는, 반도체기판(21)의 비활성영역에 소자분리절연막을 형성하는 공정에서 패드질화막 패턴을 형성하기 위하여, 상기 다결정실리콘막(23) 대신에 질화막을 사용하고 상기 제1,2질화막(25,29) 대신에 제1,2다결정실리콘막(도시안됨)을 사용하여 같은 공정으로 질화막으로 형성된 미세패턴을 형성한 다음, 후속공정으로 소자분리절연막을 형성한다. 특히, 상기 게이트산화막 대신에 사용되는 패드산화막(도시안됨)은 상기 반도체기판의 손상을 방지하기 위하여 상기 제2d도, 제2e도의 공정에서 식각하지 않는다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 0.25㎛ 이하의 선폭으로 형성된 노광마스크를 마스크로하고 i-라인 스테퍼로 노광공정을 실시하여 균일한 패턴을 형성하는 것과 같이 종래의 반도체장비로 미세패턴을 형성함으로써 반도체소자의 생산성을 향상시킬 수 있는 기술이다.

Claims (5)

  1. 반도체기판 상부에 도전층과 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 감광막을 형성하는 공정과, 상기 감광막을 과도노광하고 현상하여 형성하고자 하는 패턴 보다 폭이 감소된 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제1절연막을 식각하여 제1절연막 패턴을 형성하는 공정과, 상기 제1절연막 패턴의 측벽에 제2절연막 스페이서를 형성하는 공정과, 상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 도전층을 식각하여 도전층 패턴을 형성하는 공정과, 상기 제1절연막패턴과 제2절연막 스페이서를 제거하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 감광막패턴은 상기 노광 공정시 사용되는 크롬패턴 선폭의 5할 내지 7할의 크기로 형성되는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  3. 제1항에 있어서, 상기 제1절연막을 1000 내지 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  4. 제1항에 있어서, 상기 제1절연막패턴과 제2절연막 스페이서는 각각 기판과 도전층과의 식각선택비 차이를 이용한 습식방법으로 제거되는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
  5. 제1항에 있어서, 상기 도전층과 제1,2절연막을 절연막과 제1,2도전층으로 치완하여 절연막 패턴을 형성되는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
KR1019950026719A 1995-08-26 1995-08-26 반도체 소자의 미세패턴 형성방법 KR0172551B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950026719A KR0172551B1 (ko) 1995-08-26 1995-08-26 반도체 소자의 미세패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950026719A KR0172551B1 (ko) 1995-08-26 1995-08-26 반도체 소자의 미세패턴 형성방법

Publications (2)

Publication Number Publication Date
KR970013063A KR970013063A (ko) 1997-03-29
KR0172551B1 true KR0172551B1 (ko) 1999-03-30

Family

ID=19424592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950026719A KR0172551B1 (ko) 1995-08-26 1995-08-26 반도체 소자의 미세패턴 형성방법

Country Status (1)

Country Link
KR (1) KR0172551B1 (ko)

Also Published As

Publication number Publication date
KR970013063A (ko) 1997-03-29

Similar Documents

Publication Publication Date Title
KR970007173B1 (ko) 미세패턴 형성방법
KR100354440B1 (ko) 반도체 장치의 패턴 형성 방법
US5942787A (en) Small gate electrode MOSFET
KR100443064B1 (ko) 집적 회로내의 소규모 구조 형성을 위한 이미지 리버설 방법
JP3612525B2 (ja) 薄膜半導体装置の製造方法及びそのレジストパターン形成方法
EP0779556B1 (en) Method of fabricating a semiconductor device
KR0170899B1 (ko) 반도체소자의 콘택홀 제조방법
KR0165399B1 (ko) 미세패턴 형성방법
KR0172551B1 (ko) 반도체 소자의 미세패턴 형성방법
KR19980028362A (ko) 반도체소자의 미세 패턴 제조방법
KR0140485B1 (ko) 반도체소자의 미세패턴 제조방법
KR950013789B1 (ko) 반도체 소자의 미세 게이트 전극 형성 방법
KR100365752B1 (ko) 반도체소자의콘택홀형성방법
KR950014945B1 (ko) 반도체소자의 미세패턴 형성방법
JPH04291345A (ja) パターン形成方法
KR100220940B1 (ko) 반도체 소자의 미세패턴 제조방법
KR0137997B1 (ko) 반도체 소자의 콘택홀 제조방법
KR100275934B1 (ko) 반도체장치의 미세도전라인 형성방법
KR100252892B1 (ko) 반도체소자의 배선 형성방법
KR0166488B1 (ko) 반도체 소자의 미세콘택 형성방법
KR0172799B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100309138B1 (ko) 반도체소자의스페이서형성방법
KR19980026093A (ko) 반도체 장치의 미세패턴 형성방법
KR100198633B1 (ko) 반도체 소자의 제조방법
KR0134109B1 (ko) 반도체소자의 콘택홀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee