KR0172799B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 반도체 기판 상부에 물질층을 형성하고 그 상부에 SOG 막으로 평탄화시킨 다음, 그 상부에 수분증발방지막을 형성하고 그 상부에 물질층패턴을 형성하기위한 마스크를 이용하여 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로 하여 상기 수분증발방지막을 식각하고 상기 SOG 막을 과도식각하여 언더컷을 형성한 다음, 상기 감광막패턴과 수분증발방지막을 제거하여 SOG 막패턴을 형성하고 상기 SOG 막을 마스크로하여 물질층을 식각함으로써 미세선폭의 물질층패턴을 형성하거나, 상기 과도식각후에 상기 언더컷에 다른 감광막을 매립하고 상기 수분증발방지막과 SOG 막을 제거하여 다른 감광막패턴을 형성한 다음, 상기 다른 감광막패턴을 마스크로하여 물질층을 식각함으로써 미세선폭의 다른 감광막패턴을 형성하는 것과 같이 SOG 막의 특성을 이용하여 기존의 반도체장치로 미세선폭의 물질층패턴을 형성함으로써 반도체소자의 특성, 신뢰성 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 미세패턴 형성방법
제1a도는 종래기술에 따른 반도체소자의 미세패턴 형성하기 위한 마스크의 평면도.
제1b도는 종래기술에 따라 형성된 반도체소자의 미세패턴을 도시한 단면도.
제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 미세패턴 형성공정을 도시한 단면도.
제3a도 내지 제3e도는 본 발명의 제2실시예에 따른 반도체소자의 미세패턴 형성공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31, 61 : 반도체기판 13, 33 : 소자분리절연막
15, 35 : 게이트산화막
17, 37 : 워드라인용 다결정실리콘막
17A, 3A : 워드라인 19, 39 : SOG 막
21, 41 : 수분증발방지막 23, 65 : 감광막패턴
25, 45 : 언더컷 43 : 제1감광막
47 : 제2감광막 51 : 석영기판
53 : 크롬패턴 55 : 노광마스크
63 : 하부물질층
본 발명은 반도체소자의 미세패턴 형성방법에 관한 것으로, 특히 아이라인 (I-line)의 광원을 이용하여 0.25 마이크로미터(μm)이하의 선폭을 갖는 미세패턴을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 기존의 아이라인 스테퍼(I-line stepper)를 이용한 패턴 형성공정으로 미세패턴을 형성하였다. 그러나, 디자인룰(design rule)이 작아짐에 따라 한계에 도달하였다.
제1a도 및 제1b도는 종래기술에 따른 반도체소자의 미세패턴 형성 방법을 도시한 관계도이다.
제1a도는 패턴을 형성하기위한 차광패턴인 크롬패턴(53)이 형성된 투명기판인 석영기판(51) 상부에 일정간격으로 형성된 것을 도시한 노광마스크(55)의 평면도이다.
여기서, 상기 크롬패턴(53)은 0.25 마이크로미터 이하의 선폭으로 형성된 것이다.
제1b도는 상기 제1a의 노광마스크(55)를 이용한 노광 및 현상공정으로 형성된 감광막패턴(65)을 도시한 단면도로서, 그 형성공정은 다음과 같다.
반도체기판(61) 상부에 하부물질층(63)을 형성한다. 그리고, 상기 하부물질층(63) 상부에 감광막을 형성한다. 그리고, 상기 노광마스크(55)를 이용한 노광 및 현상공정으로 감광막패턴(65)을 형성한다. 이때, 상기 노광공정은 365 nm의 파장을 갖는 광원이 사용되는 노광장치, 즉 아이라인 스테퍼(stepper)를 이용하여 실시된 것이다. 그로 인하여 ⓒ와 같은 감광막패턴(65)에 꼬리가 발생된다. 여기서, 상기 감광 막패턴(65)에 꼬리가 발생되는 이유는 상기 노광장치의 해상도가 낮기 때문이다.
일반적으로, 0.25 마이크로미터 이하의 선폭을 갖는 패턴형성공정은 노광공정시 248nm의 파장을 갖는 원자외선(deep UV)를 이용하는 노광장치를 이용하여 패턴을 형성하여야 한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 미세패턴 형성방법은, 아이라인의 스테퍼를 이용한 0.25 마이크로미터 이하 선폭의 미세패턴 형성시 균일한 패턴이 형성되지 않아 반도체소자의 고집적화를 어렵게 하고 그에 따른 반도체소자의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 아이라인의 스테퍼를 이용하여 0.25 마이크로미터 이하 선폭의 패턴을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 미세패턴 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 미세패턴 형성방법의 제1특징은, 반도체기판 상부에 물질층을 형성하고 전체표면상부를 평탄화시키는 SOG 막을 형성하는 공정파, 상기 SOG 막 상부에 수분증발방지막을 형성하는 공정과, 상기 수분증발방지막 상부에 물질층패턴을 형성하기위한 마스크를 이용하여 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 수분증발방지막을 건식식각하여 측벽에 폴리머가 생성되는 공정과, 상기 감광막패턴을 마스크로 상기 물질층과의 식각선택비 차이를 이용한 건식식각공정으로 상기 SOG 막을 식각하되, 상기 SOG 막을 과도식각하여 수분증발방지막 하부로 상기 SOG 막이 일정두께 측면식각되어 언더컷이 생성되는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 수분증발방지막을 제거하여 상기 감광막패턴보다 미세한 선폭의 SOG 막패턴을 형성하는 공정과, 상기 SOG 막패턴을 마스크로하여 상기 물질층을 식각하는 공정과, 상기 SOG 막패턴을 제거함으로써 미세선폭의 물질층패턴을 형성하는 공정을 포함하는데 있다.
여기서, 상기 수분증발방지막은 절연막으로 형성되고, 상기 언더컷의 깊이는 상기 SOG 막의 과도식각시간으로 결정되고, 상기 SOG 막 식각공정은 상기 물질층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것이다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 형성방법의 제2특징은, 반도체기판 상부에 물질층을 형성하고 전체표면 상부를 평탄화시키는 SOG 막을 형성하는 공정과, 상기 SOG 막 상부에 수분증발방지막을 형성하는 공정과, 상기 수분증발방지막 상부에 물질층패턴을 형성하기 위한 마스크를 이용하여 노광 및 현상공정으로 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 수분증발방지막을 건식식각하여 측벽에 폴리머가 생성되는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 물질층과의 식각선택비 차이를 이용한 건식식각공정으로 상기 SOG 막을 식각하되, 상기 SOG 막을 과도식각하여 수분증발방지막 하부로 상기 SOG 막이 일정두께 측면식각되어 언더컷이 생성되는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 제2감광막을 도포하는 공정과, 전면식각공정으로 상기 언더컷에만 제2감광막을 남기는 공정과, 상기 수분증발방지막을 제거하는 공정과, 상기 SOG 막패턴을 제거함으로써 미세선폭의 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 물질층을 식각하는 공정과, 상기 제2감광막패턴을 제거하여 미세선폭의 물질층패턴을 형성하는 공정을 포함하는데 있다.
여기서, 상기 수분증발방지막은 절연막으로 형성되고, 상기 언더컷의 깊이는 상기 SOG 막의 과도식각시간으로 결정되고, 상기 SOG 막 식각공정은 상기 물질층과의 식각선택비 차이를 이용한 식각공정으로 실시되고, 상기 제2감광막패턴은 상기 언더컷의 깊이로 결정되는 것이다.
본 발명의 기술원리는, SOG 막에 함유된 수분에 의하여 식각공정시 발생되는 폴리머의 생성을 방지하는 특성을 이용하여 미세패턴을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 반도체소자의 미세패턴 형성공정을 도시한 관계도이다.
제2a도를 참조하면, 반도체기판(11) 상부에 소자분리절연막(13)과 게이트산화막(15)을 각각 순차적으로 형성한다. 그리고, 전체표면상부에 워드라인용 다결정실리콘막(17)을 일정두께 형성한다. 그리고, 상기 워드라인용 다결정실리콘막(17) 상부를 SOG 막(19)으로 평탄화시킨다. 그리고, 상기 SOG 막(19) 상부에 절연막인 수분증발방지막(21)을 일정두께 형성하여 상기 SOG 막(19)에 함유된 수분의 증발을 방지한다. 그리고, 수분증발방지막(21) 상부에 워드라인마스크(도시안됨)을 이용한 노광 및 현상공정으로 감광막패턴(23)을 형성한다. 이때, 상기 노광공정은 아이라인 스테퍼를 이용하여 실시된 것이다.
제2b도를 참조하면, 제2a도의 공정후에 상기 감광막패턴(23)을 마스크로하여 상기 수분증발방지막(21)을 건식식각한다. 그리고, 상기 SOG 막(19)을 건식식각한다. 이때, 상기 SOG 막(19) 건식식각공정은 워드라인용 다결정실리콘막(17)과의 식각선택비 차이를 이용하여 실시함으로써 상기 SOG 막(19)이 일정두께 측면식각되어 언더컷(25)가 형성된다.
여기서, 상기 수분증발방지막(21)은 건식식각공정시 식각면에 폴리머가 발생된다. 그러나, 상기 SOG 막(19)은 SOG 막(19)에 함유된 수분이 식각공정시 방출되어 폴리머의 발생을 억제한다. 그로인하여, 과도 식각시 상기 SOG 막(19)이 일정두께 측면식각된다. 이때, 상기 측면식각되는 SOG 막(19)의 일정두께는 과도식각 시간에 의하여 결정된다.
제2c도를 참조하면, 제2b도의 공정후에 상기 감광막패턴(23)을 제거한다. 그리고, 상기 수분증발방지막(21)을 습식방법으로 제거함으로써 SOG 막(19)패턴을 형성한다.
제2d도를 참조하면, 제2c도의 공정후에 상기 SOG 막(19)을 마스크로하여 상기 워드라인용 다결정실리콘막(17)을 건식식각함으로써 미세한 워드라인(17A)를 형성한다.
본 발명의 제1실시예에 따른 반도체소자의 미세패턴 형성방법은, 미세선폭의 위드라인을 형성할 수 있어 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제3a도 내지 제3e도는 본 발명의 제2실시예에 따른 반도체소자의 미세패턴 형성공정을 도시한 단면도이다.
제3a도를 참조하면, 반도체기판(31) 상부에 소자분리절연막(33)과 게이트산화막(35)을 순차적으로 형성한다. 그리고, 전체표면상부에 워드라인용 다결정실리콘막(37)을 일정두께 형성한다. 그리고, 전체표면상부를 SOG 막(39)으로 평탄화시킨다. 그리고, 상기 SOG 막(39) 상부에 절연막인 수분증발방지막(41)을 일정두께 형성하여 상기 SOG 막(39)의 수분이 증발되는 것을 방지한다. 그리고, 상기 수분증발방지막(41) 상부에 제1감광막(43)패턴을 형성한다. 이때, 상기 감광막(43)패턴은 워드라인마스크(도시안됨)을 이용한 노광 및 현상공정으로 형성된 것이다. 그리고, 상기 노광공정은 아이라인 스테퍼를 이용하여 실시된 것이다.
제3b도를 참조하면, 제3a도의 공정후에 상기 제1감광막(43)패턴을 마스크로하여 상기 수분증발방지막(41)을 건식식각한다. 그리고, 상기 SOG 막(39)을 건식식각한다. 이때, 상기 SOG 막(39) 건식식각공정은 워드라인용 다결정실리콘막(37)과의 식각선택비 차이를 이용하여 실시함으로써 상기 SOG 막(39)이 일정두께 측면식각되어 언더컷(45)이 형성된다.
여기서, 상기 수분증발방지막(41)은 건식식각공정시 식각면에 폴리머가 발생된다. 그러나, 상기 SOG 막(39)은 SOG 막(39)에 함유된 수분이 식각공정시 방출되어 폴리머의 발생을 억제한다. 그로인하여, 과도식각시 상기 SOG 막(39)이 일정두께 측면식각된다. 이때, 상기 측면식각되는 SOG 막(39)의 일정두께는 과도식각 시간에 의하여 결정된다.
그 다음에, 상기 제1감광막(43)패턴을 제거한다.
제3c도를 참조하면, 상기 제3b도의 공정후에 전체표면상부에 제2감광막(47)을 도포한다. 그리고, 이를 전면식각하여 상기 언더컷(45)에만 제2감광막(47)이 있는 제2감광막(47)패턴을 형성한다. 여기서, 상기 전면식각공정은 상기 수분증발방지막(41) 및 워드라인용 다결정실리콘막(37)과의 식각선택비 차이를 이용하여 실시된 것이다.
제3d도를 참조하면, 상기 제3c도의 공정후에 상기 수분증발방지막(41)을 제거한다. 그리고, 상기 SOG 막(39)을 식각선택비 차이를 이용한 습식방법으로 제거함으로써 제2감광막(47)패턴을 형성한다.
제3e도를 참조하면, 상기 제3d도의 공정후에 상기 제2감광막(47)패턴을 마스크로하여 상기 워드라인용 다결정실리콘막(37)을 식각한다. 그리고, 상기 제2감광막(47)패턴을 제거함으로써 워드라인(37A)을 형성한다.
본 발명의 제2실시예에 따른 반도체소자의 미세패턴 형성방법은, 소자분리절연막으로 인한 단차때문에 발생될 수 있는 넛칭(notching)현상을 방지할 수 있으며 미세선폭의 워드라인을 형성할 수 있다.
상기한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 형성방법은, SOG 막의 특성을 이용하여 아이라인 스테퍼와 같은 기존의 반도체 장치로 미세선폭의 패턴을 형성할 수 있어 반도체소자의 특성, 신뢰성 및 생산성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (9)

  1. 반도체기판 상부에 물질층을 형성하고 전체표면상부를 평탄화시키는 SOG 막을 형성하는 공정과, 상기 SOG 막 상부에 수분증발방지막을 형성하는 공정과, 상기 수분증발방지막 상부에 물질층패턴을 형성하기위한 마스크를 이용하여 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 수분증발방지막을 건식식각하여 측벽에 폴리머가 생성되는 공정과, 상기 감광막패턴을 마스크로하여 상기 물질층과의 식각선택비 차이를 이용한 건식식각공정으로 상기 SOG막을 식각하되, 상기 SOG 막을 과도식각하여 수분증발방지막 하부로 상기 SOG 막이 일정두께 측면식각되어 언더컷이 생성되는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 수분증발방지막을 제거하여 상기 감광막패턴보다 미세한 선폭의 SOG 막패턴을 형성하는 공정과, 상기 SOG 막패턴을 마스크로하여 상기 물질층을 식각하는 공정과, 상기 SOG 막패턴을 제거함으로써 미세선폭의 물질층패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  2. 제1항에 있어서, 상기 수분증발방지막은 절연막으로 형성되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  3. 제1항에 있어서, 상기 언더컷의 깊이는 상기 SOG 막의 과도식각시간으로 결정되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  4. 제1항에 있어서, 상기 SOG 막 식각공정은 상기 물질층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  5. 반도체기판 상부에 물질층을 형성하고 전체표면상부를 평탄화시키는 SOG 막을 형성하는 공정과, 상기 SOG 막 상부에 수분증발방지막을 형성하는 공정과, 상기 수분증발방지막 상부에 물질층패턴을 형성하기위한 마스크를 이용하여 노광 및 현상공정으로 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 수분증발방지막을 건식 식각하여 측벽에 폴리머가 생성되는 공정과, 상기 제1감광막패턴을 마스크로하여 상기 물질층과의 식각선택비 차이를 이용한 건식식각공정으로 상기 SOG 막을 식각하되, 상기 SOG 막을 과도식각하여 수분증발방지막 하부로 상기 SOG 막이 일정두께 측면식각되어 언더컷이 생성되는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 전체표면상부에 제2감광막을 도포하는 공정과, 전면식각공정으로 상기 언더컷에만 제2감광막을 남기는 공정과, 상기 수분증발방지막을 제거하는 공정과, 상기 SOG 막패턴을 제거함으로써 미세선폭의 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 물질층을 식각하는 공정과, 상기 제2감광막패턴을 제거하여 미세선폭의 물질층패턴을 형성하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  6. 제5항에 있어서, 상기 수분증발방지막은 절연막으로 형성되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  7. 제5항에 있어서, 상기 언더컷의 깊이는 상기 SOG 막의 과도식각시간으로 결정되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  8. 제5항에 있어서, 상기 SOG 막 식각공정은 상기 물질층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
  9. 제5항에 있어서, 상기 제2감광막패턴은 상기 언더컷의 깊이로 결정되는 것을 특징으로하는 반도체소자의 미세패턴 형성방법.
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