KR19980045163A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관해 개시하느데, 본 발명의 실시예에 의한 반도체장치의 제조방법에서는 스크라이브 라인에서 얼라인 키가 되는 실리콘 패턴을 도전성 물질층을 패터닝하는 과정에서 보호하기 위해 상기 실리콘 패턴의 전면에 상기 실리콘 패턴에 비해 식각선택비가 낮고 상기 실리콘 패턴의 단차를 그대로 유지할 수 있도록 절연막을 형성한다.

따라서 얼라인 키가 되는 상기 실리콘 패턴이 도전성 물질층을 패터닝하는 과정에서 손상되는 것을 방지하여 후속 포토공정에서 마스크의 정렬을 정확하게 할 수 있으므로 정확한 패턴을 형성할 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서 특히 평탄화 후의 얼라인 방법에 관한 것이다.

전자산업이 발전함에 따라 반도체장치의 제조기술도 더불어 급속하게 발전되고 있다. 반도체 산업의 발전은 반도체장치의 집적도로 대변할 수 있을 것이다.

현재, 반도체장치의 집적도는 기가 시대를 준비하고 있는데, 이러한 고 집적도에서는 웨이퍼의 단위면적에 형성되는 반도체소자밀도가 급속히 증가되므로 소자들간의 간격이 좁아지는 것은 분명한 사실이다. 이와 같은 고 밀도의 소자를 형성하기 위해서는 반드시 선행되어야 할 것이 포토공정에서의 해상도의 향상과 얼라인 기술의 확보이다. 해상도는 포토공정의 광원을 i라인에서 심 자외선으로 확대하고 있고 그 이상의 단파장영역에 까지 광원의 영역을 넓임으로써 어느 정도확보할 수 있다.

반도체소자를 고 밀도로 형성하기 위해서는 소자 형성면을 되도록이면 평탄화하는 것이 바람직하나 이렇게 할 경우 얼라인을 위한 얼라인 키의 검출에 문제가 발생된다.

포토공정을 실시하기 위해서는 정확한 얼라인이 선행되어야 하고 이를 위해 반도체장치의 제조공정에서는 웨이퍼의 스크라이브 라인에 얼라인 키를 형성하여 이용하고 있다.

평탄화와 얼라인 키의 관계를 구체적으로 알아보기 위해 종래 기술에 의한 반도체장치의 제조방법의 일예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 5는 종래 기술에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

도 1은 게이트 적층물이 형성된 결과물을 평탄화시키는 단계인데, 구체적으로는 기판(10)의 셀 영역에는 활성영역에 게이트 적층물(15)을 형성하고 기판(10)이 스크라이브 라인영역에는 소정의 단차를 갖는 실리콘 패턴(14)을 형성한다. 실리콘 패턴(14)은 얼라인 키로 사용되는데 그 단차로 인해 위에서 얼라인을 위한 노광이 있을 경우에는 실리콘 패턴(14)과 그 주위에서 반사되는 광의 경로차가 달라지게되고 따라서 간섭무늬가 나타나는데, 이 간섭무늬를 이용하여 마스크의 얼라인을 할 수 있다.

계속해서 실리콘 패턴(14)과 기판(10)의 셀 영역사이에 산화막(12)을 채워서 표면을 평탄화한 다음 기판(10)의 셀 영역에 게이트 적층물(15)을 형성한다. 게이트적층물은 게이트 전극과 그 스페이서 및 보호막으로 구성된다.

기판(10)과 실리콘 패턴(14) 및 그 사이의 산화막(12)의 전면에 층간절연막(16)을 형성한 다음 게이트 적층물(15)의 높이와 같은 높이로 평탄화한다.

이어서 도 2에 도시되 바와 같이 셀 영역을 한정하는 감광막 패턴(18)을 결과물상에 형성하고 이 감광막 패턴(18)을 식각마스크로 하여 스크라이브 라인영역에서 층간절연막(16)을 제거한다. 이 과정에서 층간절연막(16)의 아래에 형성되어 있는 산화막(12)을 일부 두께 제거하여 얼라인 키로 사용되는 실리콘 패턴(14)에 소정의 단차가 있게 한다.

이후, 감광막 패턴(18)을 제거한 뒤 도 3에 도시된 바와 같이 기판(10)의 셀 영역에서 기판의 표면을 노출시키는 콘택홀(22)을 형성한다.

다음에는 도 4에 도시된 바와 같이 도 3의 결과물 전면에 콘택홀(22)을 채우는 도전성 물질층(24)을 형성하고 절연막 패턴(16a)의 콘택홀(22) 둘레의 소정의 영역을 한정하는 감광막 패턴(26)을 식각마스크로 이용하여 상기 도전성 물질층(24)을 패터닝하면 콘택홀(22)과 그 둘레의 절연막의 일부를 한정하는 도전성 물질층 패턴(24a)이 형성된다. 이후 감광막 패턴(26)을 제거한다.

도 5를 참조하면 도전성 물질층 패턴(24a)을 형성하는 과정에서 스크라이브 라인에 형성되어 있는 실리콘 패턴(도 4의 14)은 영향을 받아서 얼라인 키로서 사용하기 어려운 변형된 형태(14a)를 갖게 된다. 얼라인 키는 손상되면 이후의 공정에서는 사용할 수 없게된다. 따라서 포토공정에서 마스크의 얼라인이 어렵게된다.

따라서 본 발명의 목적을 상술한 문제점을 해결하기 위해 셀 영역에서의 도전성 물질층 패턴의 형성과 무관하게 스크라이브 라인에서 얼라인 키의 단차를 유지할 수 있는 반도체장치의 제조방법을 제공함에 있다.

도 1 내지 도 5는 종래 기술에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

도 6 내지 도 11은 본 발명의 실시예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

*도면의 주요부분에 대한 부호설명*

10:기판. 12:층간절연막.

14:얼라인 키. 15:게이트 적층물.

40:실리콘과 선택비있는 절연막.

44a:도전성 물질층 패턴.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 제조방법은 기판을 셀 영역과 스크라이브 라인으로 구분한 다음 상기 스크라이브 라인에 단차를 갖는 실리콘 패턴을 형성하고 상기 셀 영역과 상기 실리콘 패턴사이에는 산화막을 형성하는 단계; 상기 셀 영역에서 상기 기판상에 반도체소자를 형성하는 공정을 진행한 다음 상기 기판의 전면에 층간절연막을 형성하고 그 전면을 평탄화하는 단계; 상기 셀 영역을 한정하는 감광막 패턴을 상기 층간절연막 상에 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 스크라이브 라인에 소정의 단차를 갖도록 상기 실리콘 패턴을 노출시키는 단계; 상기 감광막 패턴을 제거한 후 상기 결과물 전면에 상기 실리콘 패턴의 단차를 그대로 유지하면서 상기 실리콘 패턴과는 식각선택비를 갖는 절연막을 형성하는 단계; 상기 셀 영역에 콘택홀을 형성하는 단계; 상기 콘택홀을 채우는 도전성 물질층을 상기 절연막의 전면에 형성하는 단계; 및 상기 도전성 물질층을 패터닝하여 상기 콘택홀과 그 둘레의 일부영역을 한정하는 도전성 물질층 패턴을 형성하는 단계를 포함한다.

상기 절연막은 300Å∼1,000Å정도의 두께로 형성된다.

본 발명은 기판의 셀 영역에서 도전성 물질층 패턴을 형성하는 과정에서 스크라이브 라인에 형성되어 있는 얼라인 키의 손상을 방지할 수 있으므로 후속 포토공정에서 마스크의 정렬을 정확히 할 수 있다.

이하, 본 발명의 실시예에 의한 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 6 내지 도 11은 본 발명의 실시예에 의한 반도체장치의 제조방법을 단계별로 나타낸 도면들이다.

도 6은 게이트 적층물(15)이 형성된 결과물을 평탄화시키는 단계인데, 구체적으로는 상기 기판(10)의 셀 영역에는 활성영역에 게이트적층물(15)을 형성하고 상기 기판(10)의 스크라이브 라인영역에는 소정의 단차를 갖는 실리콘 패턴(14)을 형성한다. 상기 실리콘 패턴(14)은 얼라인 키로 사용되는데 그 단차로 인해 상기 기판(10)의 위에서 얼라인을 위한 노광이 있을 경우에는 상기 실리콘 패턴(14)과 그 주위에서 반사되는 광의 경로차가 달라지게되어 간섭무늬를 나타낸다.

계속해서 상기 실리콘 패턴(14)과 기판(10)의 셀 영역사이에 산화막(12)을 채워서 표면을 평탄화한 다음 상기 기판(10)의 셀 영역에 게이트 적층물(15)을 형성한다. 상기 게이트 적층물(15)은 게이트 전극과 그 스페이서 및 보호막으로 구성된다.

상기 기판(10)과 실리콘 패턴(14) 및 그 사이에 형성되어 있는 상기 산화막(12)의 전면에 층간 층간절연막(16)을 형성한 다음 상기 게이트 적층물(15)의 높이와 같은 높이로 평탄화한다.

도 7은 스크라이브 라인에서 상기 실리콘 패턴(14)에 소정의 단차를 주는 단계인데, 구체적으로 설명하면, 상기 기판(10)의 셀 영역을 한정하는 감광막 패턴(18)을 결과물상에 형성하고 이 감광막 패턴(18)을 식각마스크로 하여 상기 층간절연막(16)의 상기 스크라이브 라인영역을 커버링하는 부분을 제거한다. 이 과정에서 상기 층간 절연막(16)의 아래에 형성되어 있는 상기 산화막(12)의 일부 두께를 제거하여 상기 얼라인 키로 사용되는 실리콘 패턴(14)에 소정의 단차를 준다.

이후, 상기 감광막 패턴(18)을 제거한 뒤 도 8에 도시한 바와 같이 상기 기판(10) 상에 형성된 결과물 전면에 절연막(40)을 형성한다. 이때, 상기 절연막(40)은 상기 실리콘 패턴(14)의 단차를 그대로 유지하면서 상기 실리콘 패턴보다는 낮은 식각선택비를 갖는 물질막으로 형성한다. 상기 절연막(40)은 300Å∼1,000Å사이의 두께를 갖는 산화막으로 형성하는 것이 바람직하다.

다음에는 도 9에 도시한 바와 같이 상기 기판(10)의 셀 영역에서 상기 절연막(40)과 층간절연막(16a) 콘택홀(42)을 형성한다.

이어서 도 10에 도시한 바와 같이 상기 콘택홀(42)을 채우는 도전성 물질층(44)을 상기 절연막(40)의 전면에 형성한다. 이후 상기 도전성 물질층(44)의 전면에 감광막을 도포한 다음 패터닝하여 상기 콘택홀(42)과 그 둘레의 상기 절연막(40)의 일부영역을 한정하는 감광막 패턴(46)을 형성한다. 이 감광막 패턴(46)을 식각마스크로 하여 상기 도전성 물질층(44)의 전면을 이방성식각하고 상기 감광막 패턴(46)을 제거하면 상기 감광막 패턴(46)과 동일한 영역을 한정하는 도전성 물질층 패턴(44a)이 형성된다.

상기 도전성 물질층 패턴(44a)을 형성하는 과정에서 상기 스크라이브 라인영역에 형성되어 있던 상기 도전성 물질층도 함께 제거되는데 종래와는 달리 상기 절연막(40)이 식각저지층으로 존재하고 있기 때문에 상기 실리콘 패턴(14)이 손상되는 것을 방지할 수 있다.

이와 같이 본 발명의 실시예에 의한 반도체장치의 제조방법에서는 스크라이브 라인에서 얼라인 키가 되는 실리콘 패턴을 도전성 물질층을 패터닝하는 과정에서 보호하기 위해 상기 실리콘 패턴의 전면에 상기 실리콘 패턴에 비해 식각선택비가 낮고 상기 실리콘 패턴의 단차를 그대로 유지할 수 있도록 절연막을 형성한다.

따라서 얼라인 키가 되는 상기 실리콘 패턴이 도전성 물질층을 패터닝하는 과정에서 손상되지 않으므로 후속 포토공정에서 마스크의 정렬을 정확히 하여 정확한 패턴을 형성할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시 가능함은 명백하다.

Claims (2)

1. 기판을 셀 영역과 스크라이브 라인으로 구분한 다음 상기 스크라이브 라인에 단차를 갖는 실리콘 패턴을 형성하고 상기 셀 영역과 상기 실리콘 패턴사이에는 산화막을 형성하는 단계;

   상기 셀 영역에서 상기 기판상에 반도체소자를 형성하는 공정을 진행한 다음 상기 기판의 전면에 층간절연막을 형성하고 그 전면을 평탄화하는 단계;

   상기 셀 영역을 한정하는 감광막 패턴을 상기 층간절연막 상에 형성하는 단계;

   상기 감광막 패턴을 식각마스크로 사용하여 상기 스크라이브 라인에 소정의 단차를 갖도록 상기 실리콘 패턴을 노출시키는 단계;

   상기 감광막 패턴을 제거한 후 상기 결과물 전면에 상기 실리콘 패턴의 단차를 그대로 유지하면서 상기 실리콘 패턴과는 식각선택비를 갖는 절연막을 형성하는 단계;

   상기 셀 영역에 콘택홀을 형성하는 단계;

   상기 콘택홀을 채우는 도전성 물질층을 상기 절연막의 전면에 형성하는 단계; 및

   상기 도전성 물질층을 패터닝하여 상기 콘택홀과 그 둘레의 일부영역을 한정하는 도전성 물질층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 절연막이 300Å∼1,000Å정도의 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.