KR20030049574A - 반도체 소자의 미세 라인 패턴 형성방법 - Google Patents

반도체 소자의 미세 라인 패턴 형성방법 Download PDF

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Abstract

본 발명은 KrF 노광 장치의 분해능 한계 이하의 라인 패턴을 용이하게 형성할 수 있는 미세 라인 패턴 형성방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 제1폭의 라인 스페이스 패턴(line space pattern)을 갖는 레지스트 패턴을 형성하는 단계; 상기 라인 스페이스 패턴 양측벽에, 상기 제1폭 보다 작은 제2폭의 라인 스페이스 패턴이 한정되도록, 절연막 스페이서를 형성하는 단계; 상기 제2폭의 라인 스페이스 패턴이 완전 매립되록 상기 기판 및 레지스트 패턴 상에 도전막을 증착하는 단계; 상기 도전막을 식각하여 제2폭의 도전 배선을 형성하는 단계; 및 상기 도전 배선 상에 하드 마스크막을 형성하는 단계를 포함한다. 여기서, 상기 도전막의 식각은 에치-백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 수행하며, 특히, 도전 배선이 리세스(recess)되도록 과도 식각(over etch)으로 수행한다.

Description

반도체 소자의 미세 라인 패턴 형성방법{METHOD FOR FORMING FINE LINE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 미세 라인 패턴 형성방법에 관한 것으로, 보다 상세하게는, KrF 노광장비의 분해능 한계 이하 폭의 미세 라인 패턴을 형성하는 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다.
이러한 포토리소그라피 공정은, 주지된 바와 같이, 레지스트 패턴을 형성하는 공정과 상기 레지스트 패턴을 마스크로해서 피식각층을 식각하는 공정을 포함하며, 여기서, 레지스트 패턴을 형성하는 공정은 피식각층 상에 레지스트를 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 레지스트를 선택적으로 노광하는 공정, 및 소정의 화학용액으로 노광되거나, 또는, 노광되지 않은 레지스트 부분을 제거하는 현상 공정을 포함한다.
한편, 포토리소그라피 공정으로 구현할 수 있는 패턴의 임계 치수(Critical Demension)는 상기한 레지스트 노광 공정에서 어떤 파장의 광원을 사용하는냐에 크게 좌우된다. 이것은 노광 공정을 통해 구현할 수 있는 감광막 패턴의 폭에 따라 실제 패턴의 임계 치수가 결정되기 때문이다.
따라서, 종래의 미세 패턴 형성방법은 단순히 축소 노광 장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방식으로 진행되어 왔다.
즉, 종래에는 G-line(λ=435㎚) 또는 I-line(λ=365㎚)의 광원이 주로 사용되어 왔는데, 이러한 광원들로는 고집적 소자에서 요구되는 미세 선폭의 패턴을 얻기가 어려우며, 이에, 상기 광원들 보다 더 짧은 파장의 KrF(λ=248㎚)를 광원으로 이용하게 되었고, 현재 대부분의 반도체 제조 공정에서 상기 KrF를 광원으로 이용한 DUV(Deep UV) 공정이 수행되고 있다. 더 나아가, 상기 KrF 보다 더 짧은 파장을 갖는 ArF(λ=193㎚) 및 전자빔, 이온빔, X-ray 등과 같은 비광학적 광원의 이용도 적극 검토되고 있다.
예를들어, 0.16㎛급 반도체 소자를 제조함에 있어서, 비트라인은 0.110㎛ 정도의 라인 패턴을 DUV 공정을 통해 형성시키고 있다.
그러나, KrF 광원을 이용하더라도 고집적화 추세에 부합하는 미세 패턴의 형성에 한계가 있다. 다시말해, 0.110㎛의 라인 패턴은 KrF 광원을 갖는 축소 노광 장비의 분해능 한계에 다다른 것이기 때문에, 0.16㎛급 소자에서의 비트라인 형성시에 라인 단락, 또는, 라인들간의 쇼트가 발생될 수 있다.
결국, KrF 광원으로는 0.110㎛의 라인 패턴 형성에 어려움이 있으며, 그래서, 현재의 기술로는 0.16㎛급 이하의 소자 제조시에 상기한 KrF 광원으로 소망하는 임계 치수의 미세 라인 패턴을 형성 할 수 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, KrF 광원을 사용하면서도 0.16㎛급 이하 소자의 라인 패턴 형성 공정에 용이하게 적용할 수 있는 미세 라인 패턴 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 미세 라인 패턴 형성방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 레지스트 패턴
3 : 절연막 스페이서 4 : 도전 배선
5 : 하드 마스크막 LSP : 라인 스페이스 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 미세 라인 패턴 형성방법은, 반도체 기판 상에 제1폭의 라인 스페이스 패턴(line space pattern)을 갖는 레지스트 패턴을 형성하는 단계; 상기 라인 스페이스 패턴 양측벽에, 상기 제1폭 보다 작은 제2폭의 라인 스페이스 패턴이 한정되도록, 절연막 스페이서를 형성하는 단계; 상기 제2폭의 라인 스페이스 패턴이 완전 매립되록 상기 기판 및 레지스트 패턴 상에 도전막을 증착하는 단계; 상기 도전막을 식각하여 제2폭의 도전 배선을 형성하는 단계; 및 상기 도전 배선 상에 하드 마스크막을 형성하는 단계를 포함한다.
여기서, 상기 도전막의 식각은 에치-백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 수행하며, 특히, 도전 배선이 리세스(recess)되도록 과도 식각(over etch)으로 수행한다.
또한, 상기 하드 마스크막을 형성하는 단계는, 상기 도전 배선 및 레지스트 패턴 상에 절연막을 증착하는 단계; 및 상기 절연막과 스페이서를 포함한 레지스트 패턴의 표면 일부 두께를 식각하는 단계로 구성되며, 상기 식각은 CMP 또는 에치-백 공정으로 수행한다.
본 발명에 따르면, 라인 스페이스 패턴의 형성 후에 상기 스페이스 패턴의 양측벽에 절연막 스페이서를 형성함으로써, 매우 용이하게 라인 스페이스 패턴의 폭을 줄일 수 있으며, 따라서, 미세 폭의 라인 패턴을 용이하게 형성할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 미세 라인 패턴 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 KrF 광원을 이용한 노광 공정을 포함하는 포토리소그라피 공정을 수행하여 제1폭(A)의 라인 스페이스 패턴(line space pattern : LSP1)을 갖는 레지스트 패턴(2)을 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 레지스트 패턴(2)을 포함하는 기판(1)의 전 영역 상에 절연막을 증착하고, 이 절연막을 블랭킷 식각하여 상기 라인스페이스 패턴(LSP)의 양측벽에 절연막 스페이서(3)를 형성한다. 여기서, 상기 절연막 스페이서(3)는 이전 단계에서 형성시킨 라인 스페이스 패턴(LSP)의 제1폭(A)을 이 보다 작은 제2폭(B)으로 줄이기 위해 형성시킨 것이다.
다음으로, 도 1c에 도시된 바와 같이, 상기 절연막 스페이서(3)를 포함한 레지스트 패턴(2) 및 기판(1)의 전 영역 상에 제2폭(B)의 라인 스페이스 패턴(LSP)이 완전 매립되도록 두껍게 도전막을 증착하고, 이어, 상기 도전막을 에치-백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용한 과도 식각을 수행하여 상기 제2폭(B)의 라인 스페이스 패턴(LSP)에 표면이 리세스(recess)된 형태로 도전 배선(4)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 도전 배선(4)이 형성된 상기 결과물 상에 절연막을 증착하고, 이어, 상기 절연막과 스페이서(3)를 포함한 레지스트 패턴(2)의 표면 일부 두께를 에치-백 또는 CMP 공정으로 식각하여 리세스된 도전 배선(4) 상에 후속 공정인 SAC(Self Aligned Contact) 공정에서 베리어(barrier)막으로 사용될 하드 마스크막(5)을 형성한다.
이후, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.
전술한 바와 같은 본 발명에 따르면, 도전 배선, 즉, 라인 패턴은 제2폭을 갖으며, 이러한 제2폭은 KrF 광원으로는 구현하기 어렵다. 그런데, KrF 광원으로 구현 가능한 제1폭의 라인 스페이스 패턴을 형성한 후, 그 양측벽에 절연막 스페이서(3)를 형성함으로써, 최종적인 라인 스페이스 패턴의 폭을 상기 제1폭 보다는 작은 제2폭이 되도록 할 수 있다.
따라서, 본 발명의 방법을 이용할 경우에는 KrF 광원으로 구현하기 어려운 폭의 라인 패턴도 용이하게 형성할 수 있다.
이상에서와 같이, 본 발명은 특정 광원으로 구현하기 어려운 임계 치수 이하의 라인 패턴을 용이하게 형성할 수 있는 바, 장비 투자 비용의 추가없이도 고집적 소자를 용이하게 제조할 수 있으며, 또한, 라인 패턴의 신뢰성을 확보할 수 있는 것으로 인해 소자 특성도 확보할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (6)

  1. 반도체 기판 상에 제1폭의 라인 스페이스 패턴(line space pattern)을 갖는 레지스트 패턴을 형성하는 단계;
    상기 라인 스페이스 패턴 양측벽에, 상기 제1폭 보다 작은 제2폭의 라인 스페이스 패턴이 한정되도록, 절연막 스페이서를 형성하는 단계;
    상기 제2폭의 라인 스페이스 패턴이 완전 매립되록 상기 기판 및 레지스트 패턴 상에 도전막을 증착하는 단계;
    상기 도전막을 식각하여 제2폭의 도전 배선을 형성하는 단계; 및
    상기 도전 배선 상에 하드 마스크막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
  2. 제 1 항에 있어서, 상기 레지스트 패턴은
    KrF 광원을 이용한 노광 공정을 포함하는 포토리소그라피 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
  3. 제 1 항에 있어서, 상기 도전막의 식각은
    에치-백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 도전막의 식각은
    상기 도전 배선이 리세스(recess)되도록 과도 식각(over etch)으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
  5. 제 1 항에 있어서, 상기 하드 마스크막을 형성하는 단계는,
    상기 도전 배선 및 레지스트 패턴 상에 절연막을 증착하는 단계; 및
    상기 절연막과 스페이서를 포함한 레지스트 패턴의 표면 일부 두께를 식각하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
  6. 제 5 항에 있어서, 상기 절연막과 스페이서를 포함한 레지스트 패턴의 표면 일부 두께를 식각하는 단계는,
    CMP 또는 에치-백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 라인 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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US7704882B2 (en) 2007-09-28 2010-04-27 Samsung Electronics Co., Ltd. Semiconductor devices using fine patterns and methods of forming fine patterns

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