KR20070006058A - 반도체소자의 게이트 하드마스크 제거 방법 - Google Patents

반도체소자의 게이트 하드마스크 제거 방법 Download PDF

Info

Publication number
KR20070006058A
KR20070006058A KR1020050061051A KR20050061051A KR20070006058A KR 20070006058 A KR20070006058 A KR 20070006058A KR 1020050061051 A KR1020050061051 A KR 1020050061051A KR 20050061051 A KR20050061051 A KR 20050061051A KR 20070006058 A KR20070006058 A KR 20070006058A
Authority
KR
South Korea
Prior art keywords
layer
hard mask
photoresist layer
negative resist
photoresist
Prior art date
Application number
KR1020050061051A
Other languages
English (en)
Inventor
최재성
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050061051A priority Critical patent/KR20070006058A/ko
Publication of KR20070006058A publication Critical patent/KR20070006058A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/42—Stripping or agents therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

본 발명은 반도체소자의 게이트 하드마스크 제거 방법에 관한 것으로, 반도체기판(100)상에 폴리층(110), 하드마스크층(120), 제 1 포토레지스트층(130)을 순차적으로 형성한 후 상기 제 1 포토레지스트층(130)을 패터닝하고, 상기 패터닝된 제 1 포토레지스트층(130a)을 식각마스크로 하여 상기 하드마스크층(120)과 폴리층(110)을 선택적으로 제거하여 상기 반도체기판(100)의 상면을 노출시킨 다음, 상기 결과물상에 제 2 포토레지스트층(140)을 형성한 후 상기 하드마스크층(120a) 상에만 상기 제 2 포토레지스트층(140)이 남도록 선택적으로 식각하고, 상기 식각된 부분이 충분히 매립되도록 상기 결과물상에 네가티브레지스트층(160)을 일정 두께로 형성한 후 상기 제 2 포토레지스트층(140a)이 노출되도록 상기 네가티브레지스트층(160)을 화학적기계적연마(CMP) 공정으로 평탄화한 다음, 상기 평탄화된 상기 결과물상에 전면 노광 및 현상 공정을 실시하여 상기 제 2 포토레지스트층(140a)을 제거한 다음, 상기 하드마스크층(120a)과 네가티브레지스트층(160a)을 순차적으로 제거함으로써, 새로운 레이어(Layer)의 마스크를 제작하지 않고 인산 K(Dip) 공정을 실시할 때 발생하는 실리콘기판 손상(Attack)를 방지할 수 있는 효과가 있다.
게이트 하드마스크, 제거, 인산 K(Dip), 손상(Attack), 포토리소그라피

Description

반도체소자의 게이트 하드마스크 제거 방법{METHOD OF REMOVING GATE HARDMASK OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 게이트 하드마스크 제거 방법을 설명하기 위한 제조 공정 단면도
도 2a 내지 도 2i는 본 발명에 의한 반도체소자의 게이트 하드마스크 제거 방법을 설명하기 위한 제조 공정 단면도
<도면의 주요 부호에 대한 설명>
100 : 반도체기판 또는 실리콘기판
110 : 폴리층(Poly Layer)
110a : 폴리 패턴층
120 : 하드마스크층(Hard Mask Layer)
120a : 하드마스크 패턴층
130 : 제 1 포토레지스트 패턴층
140 : 제 2 포토레지스트층
140a : 제 2 포토레지스트 패턴층
160 : 네가티브 레지스트(Negative Resist)층
160a : 네가티브 레지스트 패턴층
본 발명은 반도체소자의 게이트 하드마스크(Gate Hardmask) 제거 방법에 관한 것으로, 특히 게이트 하드마스크 제거를 위해 인산(Phosphoric acid) K(Dip) 공정을 실시할 때 발생하는 실리콘기판(Silicon Substrate) 손상(Attack)을 방지할 수 있는 반도체소자의 게이트 하드마스크 제거 방법에 관한 것이다.
점차적으로, 반도체 소자가 고집적화됨에 따라 포토리소그라피(Photo Lithography) 공정에서 형성해야 하는 패턴(Pattern)의 크기(Size)도 갈수록 작아지고 있다. 특히 게이트 패턴(Gate Pattern)의 경우는 전체 레이어(Laver) 중에 가장 작은 크기의 CD(Critical Dimension: 임계치수)를 가지면서도 적절한 두께의 에칭 베리어(Etching Barrier)를 요구하고 있다. 이러한 두 조건을 모두 만족시키기 위해 최근에는 게이트 패터닝(Gate Patterning) 공정을 하드마스크(Hardmask) 공정을 이용하여 수행하고 있다.
하지만, 로직 디바이스(Logic Device)의 경우 게이트 살리사이드(Salicide) 공정의 필요성으로 인해 디램(DRAM)과는 달리 게이트 하드마스크(Gate Hardmask)를 게이트 패터닝한 후 제거해 주어야 했다. 이때, 게이트 하드마스크{특히, 질화막 (Nitride) 하드마스크}의 제거를 위해 종래에는 인산 K(Dip) 공정을 많이 사용하였다. 그러나, 이 경우 인산으로 인해 실리콘 기판이 손상(Attack)을 받을 가능성이 있었다.
이를 방지하기 위해, 종래에는 새로운 레이어(Layer)의 마스크(Mask)(예를 들어, 게이트 마스크의 반전 마스크)를 제작하여 게이트 하드마스크를 제거하는 공정을 진행하기도 하였다. 하지만, 이 경우에는 새로운 마스크 제작이라는 추가적인 공정에 따른 비용이 발생하는 문제점이 있었다.
그러면, 첨부된 도면을 참조하여 종래의 게이트 하드마스크 제거 방법에 대해 알아보고 그 문제점에 대해 더 구체적으로 설명하기로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 게이트 하드마스크 제거 방법을 설명하기 위한 제조 공정 단면도이다.
상기 반도체소자의 게이트 하드마스크 제거 방법은, 먼저 도 1a에 도시된 바와 같이 반도체기판(10)상에 폴리층(Poly Layer)(12), 하드마스크층(Hard Mask Layer)(14), 제 1 포토레지스트층(16)을 순차적으로 형성한 후 상기 제 1 포토레지스트층(16)을 패터닝한다.
그 다음, 상기 패터닝된 제 1 포토레지스트층(16)을 식각마스크로 하여 도 1b와 같이, 상기 하드마스크층(14a)과 폴리층(12a)을 선택적으로 제거함으로써 상기 반도체기판(10)의 상면을 노출시킨다.
그 다음, 레지스트 스트립(Resist Strip) 공정을 통해 상기 하드마스크층 (14a)을 제거함으로써 도 1c와 같이 게이트 패턴을 형성한다. 이때, 상기 레지스트 스트립(Resist Strip) 공정은 상기 하드마스크층(14a)을 제거하기 위한 현상(Develop) 공정으로서, 예를 들어 인산 K(Dip) 공정을 사용한다.
이와 같은 종래의 게이트 하드마스크 제거 방법은, 앞에서도 언급한 바와 같이, 상기 게이트 하드마스크를 제거하기 위해 인산 K(Dip) 공정을 진행할 때 실리콘 기판이 인산에 잠김으로 인해 실리콘 기판이 손상(Attack)될 수 있는 문제점이 있었다.
이를 방지하기 위해, 종래에는 게이트 마스크의 반전 마스크와 같은 새로운 레이어(Layer)의 마스크(Mask))를 제작하여 게이트 하드마스크를 제거하였다. 하지만, 이 경우에는 새로운 마스크를 제작해야 하기 때문에 추가적인 공정과 비용이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 새로운 레이어(Layer)의 마스크를 제작하지 않고 인산(Phosphoric acid) K(Dip) 공정을 실시할 때 발생하는 실리콘기판 손상 문제를 방지할 수 있는 반도체소자의 게이트 하드마스크 제거 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체소자의 게이트 하드마스크 제거 방법은, 반도체기판상에 폴리층, 하드마스크층, 제 1 포토레지스트층을 순차적으로 형성한 후 상기 제 1 포토레지스트층을 패터닝하는 단계; 상기 패터닝된 제 1 포토레지스트층을 식각마스크로 하여 상기 하드마스크층과 폴리층을 선택적으로 제거하여 상기 반도체기판의 상면을 노출시키는 단계; 상기 결과물상에 제 2 포토레지스트층을 형성한 후 상기 하드마스크층 상에만 상기 제 2 포토레지스트층이 남도록 선택적으로 식각하는 단계; 상기 식각된 부분이 충분히 매립되도록 상기 결과물상에 네가티브레지스트층을 일정 두께로 형성한 후 상기 제 2 포토레지스트층이 노출되도록 상기 네가티브레지스트층을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계; 상기 평탄화된 상기 결과물상에 전면 노광 및 현상 공정을 실시하여 상기 제 2 포토레지스트층을 제거하는 단계; 및 상기 하드마스크층과 네가티브레지스트층을 순차적으로 제거하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 네가티브레지스트층은 1000Å 내지 20000Å 두께로 형성하는 것을 특징으로 한다.
그리고, 상기 하드마스크층은 인산(Phosphoric acid) K(Dip) 공정으로 제거하는 것을 특징으로 한다.
또한, 상기 네가티브레지스트층은 레지스트 스트립(Resist Strip) 공정으로 제거하는 것을 특징으로 한다.
따라서, 본 발명에서는 게이트 하드마스크 식각 공정 후 하드마스크로 사용한 질화막(Nitride Film)을 제거하기 위한 인산 K(Dip) 공정 이전에 게이트 하드 마스크 패터닝용 마스크 노광 공정, 네가티브레지스트 코팅(Coating) 공정, 레지스트의 화학적기계적연마(CMP) 공정, 노광 및 현상 공정을 순차적으로 진행함으로써, 새로운 레이어(Layer)의 마스크를 제작하지 않고 인산 K(Dip) 공정을 실시할 때 발생하는 실리콘기판 손상(Attack)를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
실시예
도 2a 내지 도 2i는 본 발명에 의한 반도체소자의 게이트 하드마스크 제거 방법을 설명하기 위한 제조 공정 단면도이다.
상기 반도체소자의 게이트 하드마스크 제거 방법은 먼저 도 2a에 도시된 바와 같이, 반도체기판(또는 실리콘기판)(100)상에 폴리층(Poly Layer)(110), 하드마스크층(Hard Mask Layer)(120), 제 1 포토레지스트층(130)을 순차적으로 형성한 후 상기 제 1 포토레지스트층(130)을 패터닝한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 패터닝된 제 1 포토레지스트층(130)을 식각마스크로 하여 상기 하드마스크층(120a)과 폴리층(110a)을 선택적으로 제거하여 상기 반도체기판(100)의 상면을 노출시킨다.
그 다음, 도 2c 및 도 2d에 도시된 바와 같이, 상기 결과물상에 제 2 포토레지스트층(140)을 형성한 후 상기 하드마스크층(120a) 상에만 상기 제 2 포토레지스트층(140)이 남도록 상기 제 2 포토레지스트층(140)을 선택적으로 식각한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 식각된 부분이 충분히 매립되도록 상기 결과물상에 네가티브레지스트(Negative Resist)층(160)을 일정 두께로 형성한다. 이때, 상기 네가티브레지스트층(160)은 1000Å 내지 20000Å 두께로 형성하는 것이 바람직하다.
이어서, 도 2f에 도시된 바와 같이, 상기 제 2 포토레지스트층(140a)의 상부가 노출되도록 상기 네가티브레지스트층(160a)을 에치백(Etchback) 또는 화학적기계적연마(CMP) 공정으로 평탄화한다.
그 다음, 도 2g에 도시된 바와 같이, 상기 평탄화된 결과물상에 레티클(Reticle)이 없는 상태에서 전면 노광을 실시한다. 이렇게 전면 노광을 실시하게 되면, 상기 제 2 포토레지스트층(140a)은 이후에 진행될 현상(Develop) 공정에서 현상액(Developer)에 현상될 준비가 된 상태가 되고, 반면에 상기 네가티브레지스트층(160a)은 상기 현상액(Developer)에 현상되지 않는 상태가 된다.
그 다음, 현상(Develop) 공정을 실시하게 되면, 도 2h와 같이 상기 노광 공정에서 빛을 받은 상기 제 2 포토레지스트층(140a)은 현상액에 의해 모두 현상되어 없어지고 상기 네가티브레지스트층(160a)은 현상되지 않고 그대로 남아있게 되어 원하던 반전 패턴을 얻게 된다.
그 다음, 도 2i에 도시된 바와 같이, 인산 K(Dip) 공정을 통해 상기 하드마스크층(120a)을 제거하고, 레지스트 스트립(Resist Strip) 공정을 통해 상기 네가티브레지스트층(160a)을 제거함으로써, 최종적으로 하드마스크(Hardmask)가 제거된 게이트 패턴을 얻을 수 있게 된다.
결론적으로, 본 발명은 반도체기판(100)상에 폴리층(110), 하드마스크층(120), 제 1 포토레지스트층(130)을 순차적으로 형성한 후 상기 제 1 포토레지스트층(130)을 패터닝하고, 상기 패터닝된 제 1 포토레지스트층(130a)을 식각마스크로 하여 상기 하드마스크층(120)과 폴리층(110)을 선택적으로 제거하여 상기 반도체기판(100)의 상면을 노출시킨 다음, 상기 결과물상에 제 2 포토레지스트층(140)을 형성한 후 상기 하드마스크층(120a) 상에만 상기 제 2 포토레지스트층(140)이 남도록 선택적으로 식각하고, 상기 식각된 부분이 충분히 매립되도록 상기 결과물상에 네가티브레지스트층(160)을 일정 두께로 형성한 후 상기 제 2 포토레지스트층(140a)이 노출되도록 상기 네가티브레지스트층(160)을 화학적기계적연마(CMP) 공정으로 평탄화한 다음, 상기 평탄화된 상기 결과물상에 전면 노광 및 현상 공정을 실시하여 상기 제 2 포토레지스트층(140a)을 제거한 다음, 상기 하드마스크층(120a)과 네가티브레지스트층(160a)을 순차적으로 제거함으로써, 새로운 레이어(Layer)의 마스크를 제작하지 않고 인산 K(Dip) 공정을 실시할 때 발생하는 실리콘기판 손상을 방지하였다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체소자의 게이트 하드마스크 제거 방법에 의하면, 게이트 패턴을 형성하는 공정에서 하드마스크를 제거하기 위해 실시되는 인산 K(Dip) 공정에 의한 실리콘기판 손상을 방지할 수 있는 효과가 있다.
또한, 새로운 레이어(Layer)의 마스크를 제작하지 않고 기존의 게이트 마스크를 활용하여 게이트 하드마스크를 제거하기 때문에 제조 비용을 감소시킬 수 있으며, 안정적인 공정 제어로 인해 소자의 신뢰성 및 생산 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체기판상에 폴리층, 하드마스크층, 제 1 포토레지스트층을 순차적으로 형성한 후 상기 제 1 포토레지스트층을 패터닝하는 단계;
    상기 패터닝된 제 1 포토레지스트층을 식각마스크로 하여 상기 하드마스크층과 폴리층을 선택적으로 제거하여 상기 반도체기판의 상면을 노출시키는 단계;
    상기 결과물상에 제 2 포토레지스트층을 형성한 후 상기 하드마스크층 상에만 상기 제 2 포토레지스트층이 남도록 선택적으로 식각하는 단계;
    상기 식각된 부분이 충분히 매립되도록 상기 결과물상에 네가티브레지스트층을 일정 두께로 형성한 후 상기 제 2 포토레지스트층이 노출되도록 상기 네가티브레지스트층을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계;
    상기 평탄화된 결과물상에 전면 노광 및 현상 공정을 실시하여 상기 제 2 포토레지스트층을 제거하는 단계; 및
    상기 하드마스크층과 네가티브레지스트층을 순차적으로 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 게이트 하드마스크 제거 방법.
  2. 제 1 항에 있어서,
    상기 네가티브레지스트층은 1000Å 내지 20000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트 하드마스크 제거 방법.
  3. 제 1 항에 있어서,
    상기 하드마스크층은 인산(Phosphoric acid) K(Dip) 공정으로 제거하는 것을 특징으로 하는 반도체소자의 게이트 하드마스크 제거 방법.
  4. 제 1 항에 있어서,
    상기 네가티브레지스트층은 레지스트 스트립(Resist Strip) 공정으로 제거하는 것을 특징으로 하는 반도체소자의 게이트 하드마스크 제거 방법.
KR1020050061051A 2005-07-07 2005-07-07 반도체소자의 게이트 하드마스크 제거 방법 KR20070006058A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050061051A KR20070006058A (ko) 2005-07-07 2005-07-07 반도체소자의 게이트 하드마스크 제거 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050061051A KR20070006058A (ko) 2005-07-07 2005-07-07 반도체소자의 게이트 하드마스크 제거 방법

Publications (1)

Publication Number Publication Date
KR20070006058A true KR20070006058A (ko) 2007-01-11

Family

ID=37871372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050061051A KR20070006058A (ko) 2005-07-07 2005-07-07 반도체소자의 게이트 하드마스크 제거 방법

Country Status (1)

Country Link
KR (1) KR20070006058A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517188A (zh) * 2021-06-29 2021-10-19 上海华力集成电路制造有限公司 采用多层掩模板的图形化工艺方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517188A (zh) * 2021-06-29 2021-10-19 上海华力集成电路制造有限公司 采用多层掩模板的图形化工艺方法
CN113517188B (zh) * 2021-06-29 2024-04-26 上海华力集成电路制造有限公司 采用多层掩模板的图形化工艺方法

Similar Documents

Publication Publication Date Title
KR100672123B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100784062B1 (ko) 반도체 소자의 미세 패턴 형성방법
US7384874B2 (en) Method of forming hardmask pattern of semiconductor device
US20060292497A1 (en) Method of forming minute pattern of semiconductor device
KR100866723B1 (ko) 반도체 소자 및 그의 미세 패턴 형성 방법
KR100905827B1 (ko) 반도체 소자의 하드 마스크 패턴 형성방법
US8303831B2 (en) Methods for fabricating semiconductor devices
JP2008066713A (ja) フラッシュメモリ素子の製造方法
US8048764B2 (en) Dual etch method of defining active area in semiconductor device
KR100796509B1 (ko) 반도체 소자의 제조방법
KR20090103520A (ko) 노광마스크 및 이를 이용한 반도체 소자의 형성 방법
KR20070006058A (ko) 반도체소자의 게이트 하드마스크 제거 방법
KR20110077484A (ko) 반도체 디바이스의 미세 패턴 형성 방법
KR100596609B1 (ko) 레지스트 매립 방법 및 반도체 장치의 제조 방법
TW201322369A (zh) 接觸窗開口的形成方法
KR20120081653A (ko) 반도체 소자의 마스크 제조 방법
KR100827488B1 (ko) 반도체 소자의 금속 배선 패턴 형성 방법
JP2008135649A (ja) 半導体装置の製造方法
KR100827520B1 (ko) 반도체 소자의 제조 방법
KR20080039037A (ko) 반도체 소자의 제조 방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR100760908B1 (ko) 반도체 소자의 제조 방법
KR20030058247A (ko) 패턴 변형을 방지할 수 있는 반도체 소자 제조 방법
KR100932326B1 (ko) 반도체 소자의 패턴 형성방법
KR20080095602A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination