KR19990080203A - 반도체 소자의 게이트 제조방법 - Google Patents
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Abstract
본 발명은 공정 마진(Margin)을 향상시키는데 적당한 반도체 소자의 게이트 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막 및 전도층을 차례로 형성하는 단계와, 상기 전도층상에 일정한 간격을 갖는 복수개의 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 제 1 절연막 패턴 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층을 선택적으로 제거하여 전도층 패턴을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 감광제를 도포한 후 상기 제 1 절연막 패턴의 표면을 노출시키는 단계와, 상기 제 1 절연막 패턴을 제거하고 상기 제 2 절연막 측벽의 일측면에 제 3 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 감광제를 도포한 후 상기 제 3 절연막 측벽의 표면을 노출시키는 단계와, 그리고 상기 제 3 절연막 측벽을 제거하고 상기 제 2 감광제 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층 패턴을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 공정 마진을 향상시키는데 적당한 반도체 소자의 게이트 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 게이트 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 산화막(12)과 게이트 전극용 폴리 실리콘(13)을 차례로 형성한다.
이어, 도 1b에 도시한 바와 같이, 상기 폴리 실리콘(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝하여 게이트 영역을 정의한다.
이어서, 도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘(13)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
그리고 도 1d에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하여 종래의 게이트 형성공정을 완료한다.
그러나 상기와 같은 종래 기술의 반도체 소자의 게이트 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 초소형 게이트 형성시(0.4㎛ 이하) 스텝의 차이에 따라 초점이 흐려지는 디포커싱에 의해 포커스를 맞추기가 어렵다.
둘째, 게이트가 작아짐에 따라 마스크와 포토 에칭공정이 어려워지고 임계치수(CD ; Critical Dimension)의 스텝 차이를 측정하여 조절하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 극미세(Ultra-fine) 게이트를 형성하는데 있어 공정을 마진을 향상시킬 수 있도록 한 반도체 소자의 게이트 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 게이트 제조방법을 나타낸 공정단면도
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 게이트 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 전도층 24 : 제 1 산화막
25 : 제 1 포토레지스트 26 : 질화막 측벽
27 : 제 2 포토레지스트 28 : 제 2 산화막 측벽
29 : 제 3 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 제조방법은 반도체 기판상에 게이트 절연막 및 전도층을 차례로 형성하는 단계와, 상기 전도층상에 일정한 간격을 갖는 복수개의 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 제 1 절연막 패턴 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층을 선택적으로 제거하여 전도층 패턴을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 감광제를 도포한 후 상기 제 1 절연막 패턴의 표면을 노출시키는 단계와, 상기 제 1 절연막 패턴을 제거하고 상기 제 2 절연막 측벽의 일측면에 제 3 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 감광제를 도포한 후 상기 제 3 절연막 측벽의 표면을 노출시키는 단계와, 그리고 상기 제 3 절연막 측벽을 제거하고 상기 제 2 감광제 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층 패턴을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 게이트 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 게이트 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)을 활성영역과 필드영역으로 정의한 후, 필드영역에 소자 격리막(도면에 도시하지 않음)을 형성하고, 상기 반도체 기판(21)의 활성영역에 채널이온을 주입한다.
이어, 상기 반도체 기판(21)을 열산화하여 상기 반도체 기판(21)의 표면에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 게이트 전극용 전도층(예를 들면 폴리 실리콘 등)(23)을 증착한다.
그리고 상기 전도층(23)상에 제 1 산화막(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 산화막(24)상에 제 1 포토레지스트(25)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(25)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(25)를 마스크로 이용하여 상기 제 1 산화막(24)을 선택적으로 제거하여 복수개의 제 1 산화막 패턴(24a)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(25)를 제거하고, 상기 제 1 산화막 패턴(24a)을 포함한 반도체 기판(21)의 전면에 질화막을 증착한 후, 전면에 에치백 공정을 실시하여 상기 제 1 산화막 패턴(24a)의 양측면에 질화막 측벽(26)을 형성한다.
도 2d에 도시한 바와 같이, 상기 질화막 측벽(26) 및 제 1 산화막 패턴(24a)을 마스크로 이용하여 상기 게이트 절연막(22)의 표면이 노출되도록 상기 전도층(23)을 선택적으로 제거하여 전도층 패턴(23a)을 형성한다.
이어, 상기 반도체 기판(21)의 전면에 제 2 포토레지스트(27)를 도포한 후, 상기 제 2 포토레지스트(27)의 전면에 노광빔(Exposure Beam)을 주사 및 현상공정을 실시하여 상기 제 1 산화막 패턴(24a)의 표면을 노출시킨다.
도 2e에 도시한 바와 같이, 상기 제 1 산화막 패턴(24a)을 습식식각으로 제거하고, 상기 반도체 기판(21)의 전면에 제 2 산화막을 증착한 후, 전면에 에치백 공정을 실시하여 상기 질화막 측벽(26)의 양측면에 제 2 산화막 측벽(28)을 형성한다.
여기서 상기 제 2 산화막은 200℃미만의 온도로 증착된 PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화막이다.
도 2f에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 3 포토레지스트(29)를 도포한 후, 상기 제 3 포토레지스트(29)의 전면에 노광빔의 주사 및 현상공정을 실시하여 상기 제 2 산화막 측벽(28)의 표면을 노출시킨다.
도 2g에 도시한 바와 같이, 상기 제 2 산화막 측벽(28)을 습식식각으로 제거하고, 상기 제 3 포토레지스트(29) 및 질화막 측벽(26)을 마스크로 이용하여 상기 전도층 패턴(23a)을 선택적으로 제거하여 복수개의 게이트 전극(23b)을 형성한다.
도 2h에 도시한 바와 같이, 상기 제 3 포토레지스트(29) 및 제 2 포토레지스트(27) 그리고 질화막 측벽(26)을 제거함으로써 본 발명에 의한 게이트 형성공정을 완료한다.
여기서 상기 질화막 측벽(26)은 핫(Hot) 인산을 이용하여 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 셀프얼라인 구조와 측벽의 두께를 조절함으로써 게이트의 임계 치수 조절이 가능하므로 극미세 게이트(0.4㎛ 이하)를 용이하게 형성할 수 있다.
둘째, 기판에 균일성 및 재현성이 우수한 게이트를 형성할 수 있어 공정마진을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막 및 전도층을 차례로 형성하는 단계;상기 전도층상에 일정한 간격을 갖는 복수개의 제 1 절연막 패턴을 형성하는 단계;상기 제 1 절연막 패턴의 양측면에 제 2 절연막 측벽을 형성하는 단계;상기 제 1 절연막 패턴 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층을 선택적으로 제거하여 전도층 패턴을 형성하는 단계;상기 반도체 기판의 전면에 제 1 감광제를 도포한 후 상기 제 1 절연막 패턴의 표면을 노출시키는 단계;상기 제 1 절연막 패턴을 제거하고 상기 제 2 절연막 측벽의 일측면에 제 3 절연막 측벽을 형성하는 단계;상기 반도체 기판의 전면에 제 2 감광제를 도포한 후 상기 제 3 절연막 측벽의 표면을 노출시키는 단계;상기 제 3 절연막 측벽을 제거하고 상기 제 2 감광제 및 제 2 절연막 측벽을 마스크로 이용하여 상기 전도층 패턴을 선택적으로 제거하여 복수개의 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막과 제 3 절연막은 식각선택비가 비슷한 절연막으로 형성하고, 상기 제 1 절연막과 제 2 절연막은 식각선택비가 다른 절연막으로 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막 측벽은 반도체 기판의 전면에 200℃ 미만의 온도에서 PECVD 산화막을 증착한 후 에치백하여 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막 측벽은 핫 인산으로 제거하는 공정을 더 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100914289B1 (ko) * | 2007-10-26 | 2009-08-27 | 주식회사 하이닉스반도체 | 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법 |
-
1998
- 1998-04-14 KR KR1019980013271A patent/KR100261167B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914289B1 (ko) * | 2007-10-26 | 2009-08-27 | 주식회사 하이닉스반도체 | 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법 |
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