KR100281270B1 - 반도체소자의 콘택 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 콘택 제조방법에 관한 것으로서, 반도체소자에서 소자분리절연막이나 스크라이브 라인등과 같이 소자가 형성되지 않는 비소자영역에 더미 폴리실리콘층을 형성하고, 전표면에 층간절연막을 도포한 후, 콘택/비아 에치시 상기 더미 폴리실리콘층 부분도 함께 노출되도록하여 고분자 폴리머 식각 가스내의 불소를 더욱 많이 소모되도록 하였으므로, 식각시 형성되는 폴리머가 산소와 쉽게 반응하는 그라파이트의 성질을 가져 이방성 콘택 프로파일을 양호하게 하여 임계크기의 조절이 용이하고, 마이크로 로딩을 감소시키며, 콘택홀에 의해 노출되는 금속 및 실리콘등과 같은 콘택 표면이 손상되지 않아 소프트 에치는 불필요하여 공정이 간단해지고, 식각 부산물의 생성이 감소되어 공정수율 및 소자 동작의 신뢰성이 증가된다.

Description

반도체소자의 콘택 제조방법

제1a도 내지 제1c도는 본 발명에 따른 반도체소자의 콘택 제조공정도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 반도체기판 2 : 게이트전극

3 : 소오스/드레인전극 4 : 제 1 층간절연막

5 : 비트라인 5A : 더미 폴리실리콘층

6 : 비소자영역 7 : 제 2 층간절연막

8 : 감광막패턴 9 : 캐패시터콘택홀

본 발명은 반도체소자의 콘택 제조방법에 관한 것으로서, 특히, 반도체소자의 비소자 영역에 더미 폴리실리콘층을 형성하고, 콘택 및 비아 에칭시 마스크로 비소자영역을 노출시킨 후 식각하여 식각 공정시 불소의 소모량을 증가시켜 임계크기의 조절이 용이하고 콘택 표면의 손상을 방지할 수 있는 반도체소자의 콘택 제조방법에 관한 것이다.

반도체소자가 고집적화되어 감에 따라 상하의 배선을 연결하는 콘택의 크기 및 주변배선과의 간격이 감소되며, 콘택홀의 지름과 깊이의 비인 애스팩트 비(aspect ratio)는 증가한다.

따라서, 다층의 도전선을 구비하는 반도체소자에서 콘택홀을 형성하기 위해서는 제조공정에서의 정확하고 엄격한 정렬이 요구되며, 반도체 제조 장비의 고정밀성을 요구하게 되는데, 현재의 장비 및 기술로는 어느 정도 이하 크기의 미세패턴, 예를들어 0.4㎛ 이하의 패턴 형성이 매우 어렵고, 콘택홀의 설계시 마스크들은 다음과 같은 일정한 설계규칙에 따른다.

첫째, 마스크 제작시의 정합(registration) 및 임계크기 변화(critical dimention variation).

둘째, 패턴 형성시의 오배열 여유(misalignment tolerance), 렌즈 왜곡(lens distortion), 임계크기 변화등의 여러가지 요인들을 고려하여야 한다.

상기와 같은 여러가지 사항들을 고려하면 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적화가 어려워진다.

일반적으로 반도체소자가 고집적화되어 감에 따라 상술한 바와 같은 문제점 이외에 콘택 및 비아 에칭 공정시 높은 식각선택비차와, 콘택의 손상방지 및 임계 크기의 조절등이 필요하게 되어 고분자 폴리머 가스, 예를들어 C₄F₈, CH₃F, CHF₃등의 가스를 사용하게 된다. 그러나 이러한 가스들은 반도체기판과 층간절연막간의 식각선택비는 증가되는 반면, 산화막의 식각속도가 저하되고, 임계 크기의 조절이 어려우며, 다량의 식각 생성물로 인해 오염이 발생되는 문제점이 있다.

도시되어 있지는 않으나, 종래 반도체소자의 콘택/비아 제조방법을 살펴보면 다음과 같다.

먼저, 반도체기판 상에 게이트전극과 하측 도전배선인 소오스/드레인전극을 형성하고, 상기 구조의 전표면에 산화막등의 절연재질로된 층간절연막을 도포한 후, 상기 소오스/드레인전극에서 콘택으로 예정되어 있는 부분상의 층간절연막을 노출시키는 감광막패턴을 형성한다.

그후, 상기 감광막패턴에 의해 노출되어 있는 층간절연막을 불소를 포함하는 고분자 폴리머 가스로 건식식각하여 상기 소오스/드레인전극을 노출시키는 콘택홀을 형성하고, 상기 소오스/드레인전극의 손상된 부분을 산소 및 CF₄혼합 가스를 사용하여 소정 두께 제거하는 소프트 에치를 실시한 후, 상기 감광막패턴을 제거한다.

상기와 같은 종래 반도체소자의 콘택 제조방법은 고분자 폴리머 가스에 의해 폴리머가 형성되는데, 상기 폴리머내에 불소 성분이 다량 함유되면, 폴리머가 테프론과 비슷한 성질을 지녀 제거가 용이하지 않아 반도체소자를 오염시키며, 밑면에 대한 식각선택비는 향상되지만 산화막의 식각속도를 감소시키고, 오픈영역이 작은 부분의 식각속도가 줄어드는 마이크로로딩이 증가되며, 식각 부분이 경사지게되고, 불소계 폴리머 제거를 위한 식각공정시 콘택 부분이 손상되어 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 반도체소자의 비소자 영역에 더미 폴리 실리콘층을 형성하고, 콘택/비아 에칭시 식각 마스크인 감광막패턴을 상기 더미 폴리실리콘층이 노출되도록 형성하여 식각 공정시 불소가 소모되어 식각가스에 의한 폴러머내의 불소 성분을 감소시켜 산화막의 식각속도를 증가시키고, 마이크로로딩을 감소시키며, 임계 크기의 조절을 용이하게하고, 콘택부분의 손상을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 콘택 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 콘택 제조방법의 특징은, 소정 구조의 반도체기판에서 비소자영역에 더미 폴리실리콘층을 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 반도체기판에서 콘택으로 예정되어 있는 부분과 더미 폴리실리콘층상의 층간절연막을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 층간절연막을 건식식각방법으로 식각하여 콘택홀을 형성하고 더미 폴리실리콘층도 노출되도록하여 불소를 소모시키는 공정과, 상기 감광막패턴을 제거하는 공정을 구비함에 있다.

이하, 본발명에 따른 반도체소자의 콘택 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제 1a 도 내지 제 1c 도는 본발명에 따른 반도체소자의 콘택 제조 공정도로서, 반도체소자의 캐패시터 콘택에서 비소자 부분을 도시한 예이다.

먼저, 반도체기판(1)상에 소정구조, 예를들어 소자분리 절연막(도시되지 않음)과 게이트전극(2)과 소오스/드레인전극(3)을 형성하고, 상기 구조의 전표면에 제 1 층간절연막(4)을 산화막등의 절연재질로 형성한다. 그다음 상기 소오스/드레인전극(3)에서 비트라인 콘택으로 예정되어 있는 부분상의 제 1 층간절연막(4)을 제거하여 비트라인 콘택홀(도시되지 않음)을 형성하고, 상기 비트라인 콘택홀을 통해 노출되어 있는 소오스/드레인전극(3)과 연결되는 비트라인(5)을 폴리실리콘층 패턴으로 형성한다. 이때 상기 반도체기판(1)에서 스크라이브 라인이나 소자분리영역등과 같은 비소자영역(6)으로 예정되어 있는 부분상에 별도의 더미 폴리실리콘층(5A)을 형성한다. (제 1a 도 참조).

그다음 상기 구조의 전표면에 산화막 재질의 제 2 층간절연막(7)을 도포한 후, 상기 소오스/드레인전극(3)에서 캐패시터 콘택으로 예정되어 있는 부분상의 제 2 층간절연막(7)을 노출시키는 감광막패턴(8)을 형성한다. 이때 상기 더미 폴리실리콘층(5A)상의 제 2 층간절연막(7)도 함께 노출시킨다.(제 1b 도 참조).

그후, 상기 감광막패턴(8)에 의해 노출되어 있는 제 2 및 제 1 층간절연막(7), (4)을 순차적으로 고분자 폴리머 가스를 이용한 건식식각 방법으로 제거하여 상기 소오스/드레인전극(3)에서 캐패시터 콘택으로 예정되어 있는 부분을 노출시키는 캐패시터 콘택홀(9)을 형성한 후, 상기 감광막패턴(8)을 제거한다. 이때 상기 캐패시터 콘택 부분이 비소자영역(6) 부분에 비해 절연막의 두께가 두꺼우므로 비소자영역(6) 상의 제 2 층간절연막(7)과 더미 폴리실리콘층(5A)도 함께 식각되어 불소를 소모하므로, 상대적으로 식각 공정시 형성되는 폴리머내에 불소 성분이 감소되어 폴리머가 그라파이트와 같은 성질을 지녀 제거가 용이하다. (제 1c 도 참조).

상기에서는 비트라인 형성시에 비소자영역에 더미 폴리실리콘층을 형성하였으나, 별도의 폴리실리콘층 도포 공정에서 형성할 수도 있으며, 캐패시터 콘택이외에 비트라인 콘택이나 워드라인 스트랩 콘택등 콘택/비아 식각 공정 모두에 본발명의 사상을 적용할 수 있음은 물론이다.

이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 콘택/비아 제조방법은 우선 반도체소자의 비소자영역에 더미 폴리실리콘층을 형성하고, 전표면에 층간절연막을 도포한 후, 콘택/비아 에치시 상기 더미 폴리 실리콘층 부분도 함께 노출되도록하여 고분자 폴리머 식각 가스내의 불소를 더욱 많이 소모되도록 하였으므로, 식각시 형성되는 폴리머가 산소와 쉽게 반응하는 그라파이트의 성질을 가져 이방성 콘택 프로파일을 양호하게 하여 임계크기의 조절이 용이하고, 마이크로 로딩을 감소시키며, 콘택홀에 의해 노출되는 금속 및 실리콘등과 같은 콘택 표면을 손상시키지 않아 소프트 에치는 불필요하여 공정이 간단해지고, 식각 부산물의 생성이 감소되어 공정수율 및 소자 동작의 신뢰성이 증가되는 이점이 있다.

Claims (1)

1. 소정 구조의 반도체기판에서 비소자영역에 더미 폴리실리콘층을 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 반도체기판에서 콘택으로 예정되어 있는 부분과 더미 폴리실리콘층상의 층간절연막을 노출시키는 감광막패턴을 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 층간절연막을 건식식각방법으로 식각하여 콘택홀을 형성하고 더미 폴리실리콘층도 노출되도록하여 불소를 소모시키는 공정과, 상기 감광막패턴을 제거하는 공정을 구비하는 반도체소자의 콘택 제조 방법.