KR100276562B1 - 반도체소자의콘택홀형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
콘택홀을 형성하기 위한 식각 공정시 발생되는 식각 멈춤 현상 및 실리콘 기판의 로스 현상을 방지하여 소자의 신뢰성을 항상시키고자 한다.
3. 발명의 해결 방법의 요지
접합부를 갖는 실리콘 기판상에 산화물로 이루어진 층간 절연막이 형성되고, 층간 절연막과 다른 물질인 보호막으로 덮혀진 다수의 전도성 패턴이 층간 절연막내에 형성된 구조의 기판이 제공된다. 상기 다수의 전도성 패턴중 적어도 하나 이상의 패턴과 접합부 각각에 대응되는 부분이 개방된 마스크층을 층간 절연막상에 형성한다. 상기 실리콘 기판과는 식각 선택비가 낮고, 상기 보호막과는 식각 선택비가 유사한 제 1 산화물 식각제를 사용하여 주 식각 공정을 실시한다. 상기 실리콘 기판과는 식각 선택비가 높은 제 2 산화물 식각제를 사용하여 과도 식각 공정을 실시하고, 이로 인하여 상기 선택된 패턴 및 접합부 각각에 콘택홀이 형성된다.
4. 발명의 중요한 용도
모든 반도체 소자의 콘택홀 형성 방법.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 두 단계의 식각 조건을 이용한 식각 공정을 통해 실리콘 기판의 로스(loss) 및 전도층 패턴의 식각 멈춤(Etch Stop) 현상을 방지하므로서 소자의 신뢰성을 향상할 수 있는 콘택홀 형성 방법에 관한 것이다.
반도체 소자의 고집적도화에 따라 소자의 최소 설계 한계가 급격히 감소되므로 노광 장비의 한계보다 작은 미세 패턴의 형성이 요구된다. 그러나 콘택홀 패턴(Contact Hole Patten)의 경우, 비록 0.1㎛ 이하의 미세 콘택홀의 형성이 가능하더라도 소자의 전기적 특성면에서 너무 작은 홀 사이즈는 콘택 저항의 증가를 유발한다.
이에 따라, 여러 가지 형태의 자기정렬 콘택(Selfalign Contact) 형성 방법이 제시되고 있다. 특히, 질화막 장벽 자기정렬 콘택 구조의 경우, 통상적인 콘택 형성 방법에 비해 적은 공정으로 자기정렬을 성취할 수 있다. 그러나 이러한 질화막 장벽 자기정렬 콘택 형성 방법은 질화막에 대한 높은 선택비를 얻기 위해 많은 양의 폴리머를 이용하며, 이에 따라 콘택을 형성하기 위한 식각 공정시 폴리머로 인한 식각 멈춤(etch stop)을 동시에 조절해야 한다.
그러면, 종래의 제 1 및 제 2 실시예에 따른 콘택홀 형성 방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1를 참조하면, N+/P+ 접합부(12)가 형성된 실리콘 기판(11)상에 산화물로 이루어진 층간 절연막(17)이 형성되어 있고, 상기 층간 절연막(17) 내에 하부 전도성 패턴(13)과 소정의 거리가 이격되어 상부 전도성 패턴(15)이 각각 형성되어 있다. 여기서, 하부 전도성 패턴(13)상에는 옥시나이트라이드막(14)이 형성되어 있고, 상부 전도성 패턴(15)상에는 나이트라이드막(16)이 형성되어 있다. 그리고, 실리콘 기판이 노출되는 제 1 콘택홀(18)이 형성되어 있고, 하부 전도성 패턴(13)상의 옥시나이트라이드막(14)의 선택된 부분이 노출되는 제 2 콘택홀(19)이 형성되어 있으며, 상부 전도성 패턴(15)상의 나이트라이드막(16)의 선택된 부분이 노출되는 제 3 콘택홀(20)이 형성되어 있다.
도 2를 참조하면, N+/P+ 접합부(22)가 형성된 실리콘 기판(21)상에 산화물로 이루어진 층간 절연막(27)이 형성되어 있고, 상기 층간 절연막(27) 내에 하부 전도성 패턴(23)과 소정의 거리가 이격되어 상부 전도성 패턴(25)이 각각 형성되어 있다. 여기서, 하부 전도성 패턴(23)상에는 옥시나이트라이드막(24)이 형성되어 있고, 상부 전도성 패턴(25)상에는 나이트라이드막(26)이 형성되어 있다. 그리고, 실리콘 기판의 일부분이 과도하게 식각되어 노출되는 제 1 콘택홀(28)이 형성되어 있고, 하부 전도성 패턴(23)상의 옥시나이트라이드막(24)의 선택된 부분이 개방되는 제 2 콘택홀(29)이 형성되어 있으며, 상부 전도성 패턴(25)상의 나이트라이드막(26)의 선택된 부분이 개방되는 제 3 콘택홀(30)이 형성되어 있다.
상기에서, 하부 전도성 패턴(13 및 23)은 워드라인으로 사용되었으며, 아크층(arc layer)으로 사용된 옥시나이트라이드막(14 및 24)은 300 내지 600Å 두께로 형성되었다. 상부 전도성 패턴(15 및 25)은 비트라인으로 사용되었으며, 나이트라이드막(16 및 26)은 500 내지 2000Å 두께로 형성되었다.
이때, 만일 식각 되어야 할 콘택홀의 애스펙트비(aspect ratio)가 3 : 1 이상일 경우에 있어서, 층간 절연막(17) 내의 콘택 식각시에 실리콘 기판(11)과의 식각 선택비가 10 : 1 이상인 싱글 스텝 플라즈마 옥사이드 식각(Single Step Plasma Oxide Etch) 조건이 사용될 경우, 도 1에 도시된 바와 같이, 제 2 및 제 3 콘택홀(19 및 20) 형성시에 하부 전도성 패턴(13)상의 옥시나이트라이드막(14) 및 상부 전도성 패턴(15)상의 나이트라이드막(16)의 선택된 부분을 개방시키기 어렵다. 이러한 이유는 옥시나이트라이드막(14) 및 나이트라이드막(16)의 식각 선택비 차이에 의해, 더 이상 식각이 진행되지 않는 즉, 식각 멈춤 현상이 발생되기 때문이다.
반면, 만일 층간 절연막(27) 내의 콘택 식각시에 실리콘 기판(21)과의 식각 선택비가 10 : 1 이하인 플라즈마 산화막 식각(Plasma Oxide Etch) 조건이 사용될 경우, 도 2에 도시된 바와 같이, 하부 전도성 패턴(23)상의 옥시나이트라이드막(24) 및 상부 전도성 패턴(25)상의 나이트라이드막(26) 각각의 선택된 부분을 개방하여 제 2 및 제 3 콘택홀(29 및 30)을 완전히 개방시키므로서, 도 1에서 나타나는 식각 멈춤 현상을 방지할 수 있다. 그러나 제 1 콘택홀(28)과 접하는 실리콘 기판(21)에 실리콘 로스(loss)가 심화되어 제 1 콘택홀(28)을 통한 접합부 누설 현상을 유발하는 문제점이 발생되었다.
상술한 바와 같이, 종래의 콘택홀 형성 방법은 옥시나이트라이드막(24) 및 나이트리이드막(26)상에서의 식각 멈춤 현상을 방지하기 위해, 콘택홀들을 적정 타켓 이상으로 식각을 할 경우에 있어서, 실리콘 기판(21)이 노출되도록 형성되는 제 1 콘택홀(28) 내부의 실리콘 기판 로스가 심화되어 콘택홀(28)을 통한 접합부 누설 현상이 유발되게 되었다. 이러한 원인은 미세 콘택홀 식각시 사용되는 플라즈마 식각 가스 화학제(Plasma Etch Gas Chemistry)가 실리콘 기판과의 식각 선택비를 향상시키기 위해, 플루오로카본 가스(Fluorocabon Gas)중 플루오린(fluorine)보다 상대적으로 카본의 비가 높은 가스 화학제가 사용되기 때문이었다.
즉, 고 애스펙트비 구조의 콘택홀 내부에서 실리콘 기판과의 식각 선택비는 향상되어 콘택 식각시의 제 1 콘택홀 바닥의 실리콘 기판 로스는 최소화 시킬 수 있으나, 식각되어야 할 막이 옥사이드가 아닌 옥시나이트라이드막 또는 나이트라이드막에서는 더 이상 식각이 진행되지 않는 식각 멈춤 현상이 발생된다. 만약 이러한 문제점을 해결하기 위해, 플라즈마 식각 가스 화학제를 C에 비해 F의 비가 높은 가스 화학제를 사용할 경우에는 실리콘 기판과의 식각 선택비가 저하되기 때문에 제 2 및 제 3 콘택홀 식각시의 옥시나이트라이드막 또는 나이트라이드막에서의 식각이 중지되는 식각 멈춤 현상은 방지할 수 있으나, 실리콘 기판이 노출되는 제 1 콘택홀의 경우 실리콘 기판에 과도하게 로스가 발생될 수 있다.
따라서, 본 발명은 고 애스펙트비(3 : 1 이상)의 미세 콘택홀 식각 공정에서 콘택홀 식각시 실리콘 기판과 7 내지 15 : 1, 다수의 전도성 패턴상의 보호막과의 식각 선택비가 0.5 내지 2.5 : 1을 유지하는 옥사이드 식각 조건을 제 1 식각 단계로 해서 제 1 콘택홀을 90 내지 98% 깊이까지 식각하고, 실리콘 기판과의 선택비가 20 : 1 이상인 고 선택비의 옥사이드 식각 조건을 제 2 식각 단계로 사용하여 제 1 콘택홀의 나머지 10 내지 2% 두께의 산화막을 포함한 전체 두께의 적정비로 과도 식각을 진행하므로서, 상기 보호막상에의 식각 멈춤을 방지하고, 제 1 콘택홀에 접하는 실리콘 기판의 로스를 최소화시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부를 갖는 실리콘 기판상에 산화물로 이루어진 층간 절연막이 형성되고, 상기 층간 절연막과 다른 물질인 보호막으로 덮혀진 다수의 전도성 패턴이 상기 층간 절연막내에 형성된 구조의 기판이 제공되는 단계; 상기 다수의 전도성 패턴중 적어도 하나 이상의 패턴과 상기 접합부 각각에 대응되는 부분이 개방된 마스크층을 상기 층간 절연막상에 형성하는 단계; 상기 실리콘 기판과는 식각 선택비가 낮고, 상기 보호막과는 식각 선택비가 유사한 제 1 산화물 식각제를 사용하여 주 식각 공정을 실시하는 단계; 상기 실리콘 기판과는 식각 선택비가 높은 제 2 산화물 식각제를 사용하여 과도 식각 공정을 실시하고, 이로 인하여 상기 선택된 패턴 및 상기 접합부 각각에 콘택홀이 형성되는 단계; 및 상기 마스크층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1 및 도 2는 종래의 제 1 및 제 2 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 단면도.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11, 21 및 31 : 실리콘 기판 12, 22 및 32 : 접합부
13, 23 및 33 : 하부 도전성 패턴 14 및 24 : 옥시나이트라이드막
15, 25 및 35 : 상부 도전성 패턴 16 및 26 : 나이트라이드막
34 및 36 : 보호막 17, 27 및 37 : 층간 절연막
18, 28 및 38 : 제 1 콘택홀 19, 29 및 39 : 제 2 콘택홀
20, 30 및 40 : 제 3 콘택홀 50 : 마스크층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 콘택홀 형성 방법을 설명하기 위한 단면도이다.
도 3(a)를 참조하면, N+/P+ 접합부(32)를 갖는 실리콘 기판(31)상에 산화물로 이루어진 층간 절연막(37)이 형성되고, 상기 층간 절연막(37)과 다른 물질인 보호막(34 및 36)으로 덮혀진 다수의 하부 및 상부 전도성 패턴(33 및 35)이 층간 절연막(37) 내에 형성된 구조의 기판이 제공된다. 상기 다수의 전도성 패턴(33 및 35)중 적어도 하나 이상의 패턴과 접합부(32) 각각에 대응되는 부분이 개방된 마스크층(50)을 층간 절연막(37)상에 형성한다. 상기 실리콘 기판(31)과는 식각 선택비가 낮고, 상기 보호막(34 및 36)과는 식각 선택비가 유사한 제 1 산화물 식각제를 사용하여 주 식각 공정을 실시한다.
상기에서, 보호막(34 및 36)은 나이트라이드 및 옥시나이트라이드중 적어도 어느 하나 이상으로 형성된다. 하부 전도성 패턴(33)은 워드라인으로 사용되고, 하부 전도성 패턴의 보호막(34)은 아크층(arc layer)으로 사용되며, 300 내지 600Å 두께로 형성된다. 상부 전도성 패턴(35)은 비트라인으로 사용되며, 상부 전도성 패턴의 보호막(36)은 500 내지 2000Å 두께로 형성된다.
또한, 제 1 산화물 식각제는 플라즈마 옥사이드 식각 가스로 주로 사용된 플루오린카본계 가스(CHF3/CF4/Ar/CO, CHF3/Ar/CO, C4F8/Ar/CO, CHF3, CH2F2등)에 총가스량의 2 내지 20%의 비로 O2가스를 첨가할 경우, 산화물 : 실리콘 기판 = 7 내지 15 : 1, 산화물 : 보호막 = 0.5 내지 2.5 : 1이 되는 식각 선택비를 획득 할 수 있다.
상기한 식각 선택비를 유지하는 옥사이드 식각 조건으로 주 식각 공정을 실시하여 도 3(a)에 도시된 바와 같이, 가장 깊은 콘택홀인 제 1 콘택홀(38)의 90 내지 98% 깊이 까지 식각되도록 하면, 하부 도전성 패턴(33)상의 제 2 콘택홀(39) 및 상부 도전성 패턴(35)상의 제 3 콘택홀(40)에서도 적절한 식각 선택비가 유지되기 때문에 보호막(34 및 36)의 식각 멈춤 현상 없이 제 2 및 제 3 콘택홀(39 및 40)을 개방시킬 수 있다.
도 3(b)를 참조하면, 상기 실리콘 기판(31)과는 식각 선택비가 높은 제 2 산화물 식각제를 사용하여 과도 식각 공정을 실시하고, 이로 인하여 접합부(32) 및 하부 및 상부 전도성 패턴(33 및 35) 각각에 제 1, 제 2 및 제 3 콘택홀(38, 39 및 40)이 각각 형성된다.
상기에서, 제 2 산화물 식각제는 식각 선택비가 산화물 : 실리콘 기판 = 20 내지 30 : 1 인 플루오린카본계 가스를 사용한다.
상기한 식각 조건으로 제 1 콘택홀(38)의 나머지 부분인 10 내지 2%를 포함하여 전체 두께의 30 내지 70 % 정도로 과도 식각 공정을 실시할 경우, 상기 보호막(34 및 36)이 있는 제 2 및 제 3 콘택홀(39 및 40)을 완전히 개방시키는 동시에, 실리콘 기판(31)이 노출되도록 형성되는 제 1 콘택홀(38)의 경우도 실리콘 기판의 로스를 200Å 이하로 최소화시킬 수 있다.
도 3(c)를 참조하면, 주 식각 및 과도 식각 공정에서 사용된 상기 마스크층(50)을 제거하여 콘택홀 형성 방법을 완성한다.
상술한 바와 같이, 본 발명은 실리콘 기판상에 산화물로 이루어진 층간 절연막이 형성되고, 상기 층간 절연막과 다른 물질인 부호막으로 덮혀진 다수의 전도성 패턴이 상기 층간 절연막 내에 형성된 구조에서, 실리콘 기판과의 식각 선택비가 7 내지 15 : 1, 전도성 패턴의 보호막과의 식각 선택비가 0.5 내지 2.5 : 1 인 제 1 산화물 식각제를 사용한 주 식각 공정을 통해 제 1 콘택홀의 90 내지 98% 깊이까지 식각하고, 실리콘 기판과의 식각 선택비가 20 내지 30 : 1 인 제 2 산화물 식각제를 사용한 과도 식각 공정을 통해 전도성 패턴 및 접합부 각각에 콘택홀을 형성한다.
이에 따라, 본 발명은 제 2 및 제 3 콘택홀 형성시 하부 및 상부 전도성 패턴상의 보호막에서 발생되는 식각 멈춤 현상을 방지하고, 또한 실리콘 기판의 로스를 최소화하므로서 소자의 특성 개선 및 수율 향상에 탁월한 효과를 발휘한다.
Claims (6)
- 접합부를 갖는 실리콘 기판상에 산화물로 이루어진 층간절연막이 형성되고, 상기 층간절연막내에 보호막으로 덮힌 다수의 전도성 패턴이 형성된 상태에서 상기 전도성 패턴중 적어도 어느 하나의 패턴과 상기 접합부가 대응되는 부분이 각각 개방되도록 상기 층간절연막상에 마스크층을 형성하는 단계;산소가 첨가된 플로우린카본계의 가스를 사용하여 상기 층간절연막 및 보호막을 1차 식각하는 단계;플로우린카본계의 가스만을 사용하여 잔류된 상기 층간절연막을 2차 식각 하여 상기 전도성 패턴 및 접합부가 노출되도록 콘택홀을 형성하는 단계; 및상기 마스크층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 보호막은 나이트라이드 및 옥시나이트라이드중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 1차 식각 공정시 사용되는 산소가 첨가된 플로우린카본계의 가스는 산화물과 실리콘과의 식각 선택비가 7 내지 15 : 1이고, 산화물과 보호막의 식각 선택비가 0.5 내지 2.5 : 1이 되도록 조성되며, 상기 산소의 첨가량은 전체 가스량의 2 내지 20%인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 2차 식각 공정시 사용되는 플로우린카본계 가스는 산화물과 실리콘과의 식각 선택비가 20 내지 30 : 1이 되도록 조성된 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 플로우린카본계 가스는 CHF3/CF4/Ar/CO, CHF3/Ar/CO, C4F8/Ar/CO, CHF3및 CH2F2중 어느 하나인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 1차 식각 공정은 상기 접합부에 형성되는 콘택홀 전체 깊이의 90 내지 98%까지 진행되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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