JPH0669166A - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
- Publication number
- JPH0669166A JPH0669166A JP21674892A JP21674892A JPH0669166A JP H0669166 A JPH0669166 A JP H0669166A JP 21674892 A JP21674892 A JP 21674892A JP 21674892 A JP21674892 A JP 21674892A JP H0669166 A JPH0669166 A JP H0669166A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- contact hole
- insulating layer
- wiring layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 深さの異なる複数のコンタクトホールを工程
数を増加させることなく形成する。 【構成】 シリコン基板1および配線層4上に、一酸化炭
素が添加されたエッチングガスを用いるエッチングに対
してエッチング速度の比が５以上となる２種類以上の絶
縁層5および平坦化絶縁層6をエッチング速度の小さい絶
縁層5をシリコン基板1および配線層4側に形成し、一酸
化炭素が添加されたエッチングガスを用いた第１のエッ
チングによって、第１コンタクトホール12aにおいて絶
縁層5が露出するまでエッチングを行う。その後、拡散
層8および配線層4に対する絶縁層5のエッチング速度の
比が高い第２のエッチング条件によって、第１コンタク
トホール12aおよび第２コンタクトホール12bにおいて拡
散層8および配線層4が露出するまで第２のエッチングを
行う。
数を増加させることなく形成する。 【構成】 シリコン基板1および配線層4上に、一酸化炭
素が添加されたエッチングガスを用いるエッチングに対
してエッチング速度の比が５以上となる２種類以上の絶
縁層5および平坦化絶縁層6をエッチング速度の小さい絶
縁層5をシリコン基板1および配線層4側に形成し、一酸
化炭素が添加されたエッチングガスを用いた第１のエッ
チングによって、第１コンタクトホール12aにおいて絶
縁層5が露出するまでエッチングを行う。その後、拡散
層8および配線層4に対する絶縁層5のエッチング速度の
比が高い第２のエッチング条件によって、第１コンタク
トホール12aおよび第２コンタクトホール12bにおいて拡
散層8および配線層4が露出するまで第２のエッチングを
行う。
Description
【０００１】
【産業上の利用分野】本発明は、配線層または半導体基
板に到達するコンタクトホールを絶縁膜に形成するコン
タクトホールの形成方法に関する。
板に到達するコンタクトホールを絶縁膜に形成するコン
タクトホールの形成方法に関する。
【０００２】
【従来の技術】半導体集積回路装置は、半導体基板上に
形成されたトランジスタ等の回路素子を電気的に接続す
るための拡散層または配線層からなる配線を有してい
る。半導体基板上に集積される回路素子の数が増加する
に伴い、回路素子の寸法および回路素子間の距離は益々
縮小してきている。このような高密度に形成された回路
素子を接続するために、多層配線構造を有する半導体装
置が開発されている。
形成されたトランジスタ等の回路素子を電気的に接続す
るための拡散層または配線層からなる配線を有してい
る。半導体基板上に集積される回路素子の数が増加する
に伴い、回路素子の寸法および回路素子間の距離は益々
縮小してきている。このような高密度に形成された回路
素子を接続するために、多層配線構造を有する半導体装
置が開発されている。
【０００３】以下従来のコンタクトホールの形成方法に
ついて説明する。図３は従来のコンタクトホールの形成
方法を説明する図である。図３に示すようにMOS 型半導
体装置は、シリコン基板１と、シリコン基板１の表面の
所定領域に形成された素子分離酸化膜２ａおよび２ｂ
と、シリコン基板１の素子分離酸化膜２ａおよび２ｂが
形成されていない領域（素子領域）にまたがって形成さ
れたMOSFET３と、素子分離酸化膜２ａおよび２ｂ上に形
成された配線層４と、MOSFET３と配線層４を覆う絶縁層
５と、平坦化絶縁層６と、MOSFET３と配線層４とを互い
に接続するための上部配線層７を有している。MOSFET３
は、シリコン基板１の素子領域の所定部分に形成された
不純物拡散層（ソースまたはドレインとして機能する）
８と、素子領域上に形成されたゲート酸化膜９と、ゲー
ト酸化膜９の上に形成されたゲート電極１０と、ゲート
電極側壁保護膜１１を有している。ＣＶＤ法によって高
温形成された酸化珪素（High Temperature Oxide；ＨＴ
Ｏ）からなる絶縁層５は、多量のりん、ほう素または両
者を含む酸化珪素（ＢＰＳＧ）からなる平坦化絶縁層６
が直接シリコン基板１に接し、シリコン基板１の性質が
変化することを防ぐためのものである。MOSFET３と配線
層４とは、絶縁層５および平坦化絶縁層６の所定部分に
形成された第１コンタクトホール１２ａと第２コンタク
トホール１２ｂを介して接続されている。絶縁層５と平
坦化絶縁層６に第１コンタクトホール１２ａと第２コン
タクトホール１２ｂを形成するには、以下の２通りの方
法がある。
ついて説明する。図３は従来のコンタクトホールの形成
方法を説明する図である。図３に示すようにMOS 型半導
体装置は、シリコン基板１と、シリコン基板１の表面の
所定領域に形成された素子分離酸化膜２ａおよび２ｂ
と、シリコン基板１の素子分離酸化膜２ａおよび２ｂが
形成されていない領域（素子領域）にまたがって形成さ
れたMOSFET３と、素子分離酸化膜２ａおよび２ｂ上に形
成された配線層４と、MOSFET３と配線層４を覆う絶縁層
５と、平坦化絶縁層６と、MOSFET３と配線層４とを互い
に接続するための上部配線層７を有している。MOSFET３
は、シリコン基板１の素子領域の所定部分に形成された
不純物拡散層（ソースまたはドレインとして機能する）
８と、素子領域上に形成されたゲート酸化膜９と、ゲー
ト酸化膜９の上に形成されたゲート電極１０と、ゲート
電極側壁保護膜１１を有している。ＣＶＤ法によって高
温形成された酸化珪素（High Temperature Oxide；ＨＴ
Ｏ）からなる絶縁層５は、多量のりん、ほう素または両
者を含む酸化珪素（ＢＰＳＧ）からなる平坦化絶縁層６
が直接シリコン基板１に接し、シリコン基板１の性質が
変化することを防ぐためのものである。MOSFET３と配線
層４とは、絶縁層５および平坦化絶縁層６の所定部分に
形成された第１コンタクトホール１２ａと第２コンタク
トホール１２ｂを介して接続されている。絶縁層５と平
坦化絶縁層６に第１コンタクトホール１２ａと第２コン
タクトホール１２ｂを形成するには、以下の２通りの方
法がある。
【０００４】まず第１の方法について説明する。通常の
方法によって素子分離酸化膜２ａ、２ｂと、MOSFET３
と、素子分離酸化膜２ｂ上に配線層４が形成される。絶
縁層５がMOSFET３と配線層４を覆うようにしてシリコン
基板１上に堆積される。堆積方法としてはＣＶＤ法が用
いられる。さらに絶縁層５の上に平坦化絶縁層６がＣＶ
Ｄ法によって形成され、熱処理によって平坦化される。
エッチングマスクとして機能するフォトレジスト膜が平
坦化絶縁層６上に形成され、その後絶縁層５と平坦化絶
縁層６において第１コンタクトホール１２ａが形成され
るべき領域（第１コンタクトホール領域１２ａとする）
と第２コンタクトホール１２ｂが形成されるべき領域
（第２コンタクトホール領域１２ｂとする）上のフォト
レジスト膜が通常のフォトリソグラフィ法により除去さ
れる。その後、単一のエッチング条件によって絶縁層５
と平坦化絶縁層６の第１および第２コンタクトホール領
域１２ａ、１２ｂがエッチングされる。
方法によって素子分離酸化膜２ａ、２ｂと、MOSFET３
と、素子分離酸化膜２ｂ上に配線層４が形成される。絶
縁層５がMOSFET３と配線層４を覆うようにしてシリコン
基板１上に堆積される。堆積方法としてはＣＶＤ法が用
いられる。さらに絶縁層５の上に平坦化絶縁層６がＣＶ
Ｄ法によって形成され、熱処理によって平坦化される。
エッチングマスクとして機能するフォトレジスト膜が平
坦化絶縁層６上に形成され、その後絶縁層５と平坦化絶
縁層６において第１コンタクトホール１２ａが形成され
るべき領域（第１コンタクトホール領域１２ａとする）
と第２コンタクトホール１２ｂが形成されるべき領域
（第２コンタクトホール領域１２ｂとする）上のフォト
レジスト膜が通常のフォトリソグラフィ法により除去さ
れる。その後、単一のエッチング条件によって絶縁層５
と平坦化絶縁層６の第１および第２コンタクトホール領
域１２ａ、１２ｂがエッチングされる。
【０００５】次に第２の方法について説明する。ＨＴＯ
からなる絶縁層５がMOSFET３と配線層４を覆うようにし
てシリコン基板１上に堆積される。堆積方法としてはＣ
ＶＤ法が用いられる。さらに絶縁層５の上にＢＰＳＧか
らなる平坦化絶縁層６がＣＶＤ法によって形成され、熱
処理によって平坦化される。エッチングマスクとして機
能するフォトレジスト膜が平坦化絶縁層６上に形成さ
れ、その後絶縁層５と平坦化絶縁層６において第１コン
タクトホール領域１２ａ上のフォトレジスト膜が通常の
フォトリソグラフィ法により除去される。その後、単一
のエッチング条件によって絶縁層５および平坦化絶縁層
６の第１コンタクトホール領域１２ａがエッチングされ
る。第１コンタクトホール１２ａが形成された後第１コ
ンタクトホール１２ａを形成するためのフォトレジスト
膜が剥離され、第２コンタクトホール１２ｂを形成する
ために新しく平坦化絶縁層６上にフォトレジスト膜が形
成される。絶縁層５を覆う平坦化絶縁層６において第２
コンタクトホール１２ｂが形成されるべき領域（第２コ
ンタクトホール領域）上のフォトレジスト膜が除去さ
れ、単一のエッチング条件によって絶縁層５および平坦
化絶縁層６を貫通する第２コンタクトホール領域１２ｂ
がエッチングされる。第１コンタクトホール１２ａと第
２コンタクトホール１２ｂはどちらを先に形成してもよ
い。
からなる絶縁層５がMOSFET３と配線層４を覆うようにし
てシリコン基板１上に堆積される。堆積方法としてはＣ
ＶＤ法が用いられる。さらに絶縁層５の上にＢＰＳＧか
らなる平坦化絶縁層６がＣＶＤ法によって形成され、熱
処理によって平坦化される。エッチングマスクとして機
能するフォトレジスト膜が平坦化絶縁層６上に形成さ
れ、その後絶縁層５と平坦化絶縁層６において第１コン
タクトホール領域１２ａ上のフォトレジスト膜が通常の
フォトリソグラフィ法により除去される。その後、単一
のエッチング条件によって絶縁層５および平坦化絶縁層
６の第１コンタクトホール領域１２ａがエッチングされ
る。第１コンタクトホール１２ａが形成された後第１コ
ンタクトホール１２ａを形成するためのフォトレジスト
膜が剥離され、第２コンタクトホール１２ｂを形成する
ために新しく平坦化絶縁層６上にフォトレジスト膜が形
成される。絶縁層５を覆う平坦化絶縁層６において第２
コンタクトホール１２ｂが形成されるべき領域（第２コ
ンタクトホール領域）上のフォトレジスト膜が除去さ
れ、単一のエッチング条件によって絶縁層５および平坦
化絶縁層６を貫通する第２コンタクトホール領域１２ｂ
がエッチングされる。第１コンタクトホール１２ａと第
２コンタクトホール１２ｂはどちらを先に形成してもよ
い。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の方法では、エッチングの進行により第２コンタクト
ホール領域１２ｂにおいて配線層４が露出した後も第１
コンタクトホール領域１２ａにおいてMOSFET３の拡散層
８が露出するまでエッチングが実施される。これは第１
コンタクトホール１２ａの方が第２コンタクトホール１
２ｂよりも深いからである。そのため配線層４の露出部
分がオーバーエッチング状態になり、配線層４へのコン
タクトの電気的特性が変化したり、第２コンタクトホー
ル１２ｂが配線層４を突き抜けて素子分離酸化膜２ｂや
シリコン基板１に達する等の課題を有している。
来の方法では、エッチングの進行により第２コンタクト
ホール領域１２ｂにおいて配線層４が露出した後も第１
コンタクトホール領域１２ａにおいてMOSFET３の拡散層
８が露出するまでエッチングが実施される。これは第１
コンタクトホール１２ａの方が第２コンタクトホール１
２ｂよりも深いからである。そのため配線層４の露出部
分がオーバーエッチング状態になり、配線層４へのコン
タクトの電気的特性が変化したり、第２コンタクトホー
ル１２ｂが配線層４を突き抜けて素子分離酸化膜２ｂや
シリコン基板１に達する等の課題を有している。
【０００７】また第２の方法は第１コンタクトホール１
２ａと第２コンタクトホール１２ｂを別工程で形成する
ため、工程数が増加したりマスクずれが生じ易い等の問
題を有しており、半導体装置の歩留まりを悪くする。
２ａと第２コンタクトホール１２ｂを別工程で形成する
ため、工程数が増加したりマスクずれが生じ易い等の問
題を有しており、半導体装置の歩留まりを悪くする。
【０００８】本発明の目的は上記従来の課題を解決する
もので、深さの異なる複数のコンタクトホール形成に関
して、工程数を増加させることなしに第１コンタクトホ
ール領域に露出する配線層またはシリコン基板のオーバ
ーエッチング量および電気的特性の変化を最小限にし、
最少のフォトリソグラフィ工程により第１コンタクトホ
ールおよび第２コンタクトホールを形成できるコンタク
トホールの形成方法を提供することを目的とする。
もので、深さの異なる複数のコンタクトホール形成に関
して、工程数を増加させることなしに第１コンタクトホ
ール領域に露出する配線層またはシリコン基板のオーバ
ーエッチング量および電気的特性の変化を最小限にし、
最少のフォトリソグラフィ工程により第１コンタクトホ
ールおよび第２コンタクトホールを形成できるコンタク
トホールの形成方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明のコンタクトホールの形成方法は、半導体基板
およびその上に形成された配線層を覆う特定の第１、第
２の２層構造の絶縁層に深さの異なるコンタクトホール
を形成する工程において、第２の絶縁層を一酸化炭素が
添加されたエッチングガスを用いて第１のエッチングを
実施し、第１の絶縁層の表面が露出した後第１の絶縁層
の下地となる半導体基板または配線層がエッチングされ
にくいエッチング条件を用いて第２のエッチングを実施
する構成を有している。
に本発明のコンタクトホールの形成方法は、半導体基板
およびその上に形成された配線層を覆う特定の第１、第
２の２層構造の絶縁層に深さの異なるコンタクトホール
を形成する工程において、第２の絶縁層を一酸化炭素が
添加されたエッチングガスを用いて第１のエッチングを
実施し、第１の絶縁層の表面が露出した後第１の絶縁層
の下地となる半導体基板または配線層がエッチングされ
にくいエッチング条件を用いて第２のエッチングを実施
する構成を有している。
【００１０】
【作用】この構成によって、コンタクトを取る半導体基
板または配線層がエッチング雰囲気に曝される時間が短
いため、コンタクトホールがオーバーエッチングにより
半導体基板または配線層を突き抜けることがなくなり、
また半導体基板または配線層へのコンタクトの電気的特
性の変化を少なくすることができ、良好なコンタクトを
得ることができる。
板または配線層がエッチング雰囲気に曝される時間が短
いため、コンタクトホールがオーバーエッチングにより
半導体基板または配線層を突き抜けることがなくなり、
また半導体基板または配線層へのコンタクトの電気的特
性の変化を少なくすることができ、良好なコンタクトを
得ることができる。
【００１１】なお本発明者らは、第１のエッチングのエ
ッチングガスとしてＣＨＦ3 、Ｏ2およびＣＯを選択
し、各種絶縁層に対して（表１）のようなエッチング速
度を得た。
ッチングガスとしてＣＨＦ3 、Ｏ2およびＣＯを選択
し、各種絶縁層に対して（表１）のようなエッチング速
度を得た。
【００１２】
【表１】
【００１３】すなわち、第２の絶縁層をＢＰＳＧ、第１
の絶縁層をＨＴＯまたは窒化珪素（Si3N4）に選択する
ことによって本発明のコンタクトホールの形成方法に用
いるエッチング方法が実現できることを確認した。
の絶縁層をＨＴＯまたは窒化珪素（Si3N4）に選択する
ことによって本発明のコンタクトホールの形成方法に用
いるエッチング方法が実現できることを確認した。
【００１４】
【実施例】以下本発明の一実施例におけるコンタクトホ
ールの形成方法について図面を参照しながら説明する。
ールの形成方法について図面を参照しながら説明する。
【００１５】（実施例１）図１（ａ）〜（ｄ）は本発明
の第１の実施例におけるコンタクトホールの形成方法の
工程断面図である。図１（ａ）〜（ｄ）において図３に
示す従来例と同一箇所には同一符号を付して説明を省略
する。まず図１（ａ）に示すように、シリコン基板１上
に、従来法を用いて形成されたMOSFET３と膜厚0.4μmの
素子分離酸化膜２ｂ上に形成された幅0.6μm膜厚0.3μm
の配線層４と、不純物をドープしない条件でＣＶＤ法に
よって成膜された膜厚200nm の酸化珪素からなる絶縁層
５と、絶縁層５の上にＣＶＤ法によって形成された膜厚
700nm のほう素とりんをドープした酸化珪素からなり熱
処理によって平坦化された平坦化絶縁層６とが形成され
ており、その上にフォトリソグラフィ法により第１コン
タクトホール領域１２ａおよび第２コンタクトホール領
域１２ｂに窓を開けたフォトレジスト膜１３が形成され
る。MOSFET３は、幅0.6μm膜厚0.02μm のゲート絶縁膜
９と、膜厚0.4μmのゲート電極１０と、下方の幅0.2μm
のゲート側壁保護膜１１と、幅1μmの拡散層８より構成
されている。第１コンタクトホール領域１２ａにおける
平坦化絶縁層６の膜厚は1000nmであり、第２コンタクト
ホール領域１２ｂにおける平坦化絶縁層６の膜厚は500n
m である。絶縁層５の膜厚はシリコン基板１に与えるス
トレスを考慮して200nm 以下に設定されている。なお以
下の説明において、MOSFET３、絶縁層５、配線層４およ
び平坦化絶縁層６が形成されたシリコン基板１をウエハ
１４と称する。
の第１の実施例におけるコンタクトホールの形成方法の
工程断面図である。図１（ａ）〜（ｄ）において図３に
示す従来例と同一箇所には同一符号を付して説明を省略
する。まず図１（ａ）に示すように、シリコン基板１上
に、従来法を用いて形成されたMOSFET３と膜厚0.4μmの
素子分離酸化膜２ｂ上に形成された幅0.6μm膜厚0.3μm
の配線層４と、不純物をドープしない条件でＣＶＤ法に
よって成膜された膜厚200nm の酸化珪素からなる絶縁層
５と、絶縁層５の上にＣＶＤ法によって形成された膜厚
700nm のほう素とりんをドープした酸化珪素からなり熱
処理によって平坦化された平坦化絶縁層６とが形成され
ており、その上にフォトリソグラフィ法により第１コン
タクトホール領域１２ａおよび第２コンタクトホール領
域１２ｂに窓を開けたフォトレジスト膜１３が形成され
る。MOSFET３は、幅0.6μm膜厚0.02μm のゲート絶縁膜
９と、膜厚0.4μmのゲート電極１０と、下方の幅0.2μm
のゲート側壁保護膜１１と、幅1μmの拡散層８より構成
されている。第１コンタクトホール領域１２ａにおける
平坦化絶縁層６の膜厚は1000nmであり、第２コンタクト
ホール領域１２ｂにおける平坦化絶縁層６の膜厚は500n
m である。絶縁層５の膜厚はシリコン基板１に与えるス
トレスを考慮して200nm 以下に設定されている。なお以
下の説明において、MOSFET３、絶縁層５、配線層４およ
び平坦化絶縁層６が形成されたシリコン基板１をウエハ
１４と称する。
【００１６】次に図１（ｂ）に示すようにフォトレジス
ト膜１３が形成されたウェハ１４を３電極方式のＲＩＥ
装置内に導入し、２種類のエッチング条件によりエッチ
ングを行う。第１のエッチング条件のエッチングガスと
しては、ＣＨＦ3 およびＯ2を含有する混合ガスにＣＯ
が添加したエッチングガスを用いた。ＣＨＦ3 およびＯ
2 の流量は、各々30sccmおよび1.7sccm である。本実施
例ではＣＯの流量は30sccm、側部電極に印加する電圧の
周波数は13.56MHz、ＲＦパワーは250Wとした。下部電極
に印加する電圧の周波数は100kHz、ＲＦパワーは100Wと
した。放電により一部がイオン化されたエッチングガス
はプラズマ状態となり、ＲＩＥ装置内に導入されたウェ
ハ１４と接触し、ウェハ１４上の平坦化絶縁層６の内フ
ォトレジスト膜１３に覆われていない部分を高い異方性
を持ってエッチングする。第１のエッチングは第２コン
タクトホール領域１２ｂにおいて絶縁層５が露出した後
も継続して行われ、第１コンタクトホール領域１２ａに
おいて絶縁層５が露出するまで行われた後放電を中断す
る。
ト膜１３が形成されたウェハ１４を３電極方式のＲＩＥ
装置内に導入し、２種類のエッチング条件によりエッチ
ングを行う。第１のエッチング条件のエッチングガスと
しては、ＣＨＦ3 およびＯ2を含有する混合ガスにＣＯ
が添加したエッチングガスを用いた。ＣＨＦ3 およびＯ
2 の流量は、各々30sccmおよび1.7sccm である。本実施
例ではＣＯの流量は30sccm、側部電極に印加する電圧の
周波数は13.56MHz、ＲＦパワーは250Wとした。下部電極
に印加する電圧の周波数は100kHz、ＲＦパワーは100Wと
した。放電により一部がイオン化されたエッチングガス
はプラズマ状態となり、ＲＩＥ装置内に導入されたウェ
ハ１４と接触し、ウェハ１４上の平坦化絶縁層６の内フ
ォトレジスト膜１３に覆われていない部分を高い異方性
を持ってエッチングする。第１のエッチングは第２コン
タクトホール領域１２ｂにおいて絶縁層５が露出した後
も継続して行われ、第１コンタクトホール領域１２ａに
おいて絶縁層５が露出するまで行われた後放電を中断す
る。
【００１７】第１のエッチング条件では平坦化絶縁層６
は毎分150nm エッチングされ、絶縁層５は毎分30nmエッ
チングされる。したがって、この時点において第２コン
タクトホール領域１２ｂにおいては絶縁層５は100nm エ
ッチングされるが、絶縁層５のエッチング速度に対する
平坦化絶縁層６のエッチング速度の比が５を確保できる
ため200nm 厚の絶縁層５の膜中でエッチングを止めるこ
とができる。以下の説明において、一般的にＡのエッチ
ング速度に対するＢのエッチング速度の比をＡ／Ｂの選
択比と称することとする。その後、第２のエッチング条
件のエッチングガスとしてＣＨＦ3 およびＯ2 を含有す
るエッチングガスを導入する。ＣＨＦ3およびＯ2 の流
量は、各々45sccmおよび5sccm である。側部電極に印加
されるＲＦパワーを200W、下部電極に印加されるＲＦパ
ワーを100Wとし、再び側部および下部電極に電力を供給
することにより放電を開始した。
は毎分150nm エッチングされ、絶縁層５は毎分30nmエッ
チングされる。したがって、この時点において第２コン
タクトホール領域１２ｂにおいては絶縁層５は100nm エ
ッチングされるが、絶縁層５のエッチング速度に対する
平坦化絶縁層６のエッチング速度の比が５を確保できる
ため200nm 厚の絶縁層５の膜中でエッチングを止めるこ
とができる。以下の説明において、一般的にＡのエッチ
ング速度に対するＢのエッチング速度の比をＡ／Ｂの選
択比と称することとする。その後、第２のエッチング条
件のエッチングガスとしてＣＨＦ3 およびＯ2 を含有す
るエッチングガスを導入する。ＣＨＦ3およびＯ2 の流
量は、各々45sccmおよび5sccm である。側部電極に印加
されるＲＦパワーを200W、下部電極に印加されるＲＦパ
ワーを100Wとし、再び側部および下部電極に電力を供給
することにより放電を開始した。
【００１８】次に図１（ｃ）に示すように、第２のエッ
チングは第１コンタクトホール領域１２ａにおいて拡散
層８が露出するまで行う。第２のエッチング条件では絶
縁層５は毎分120nm エッチングされ、配線層４および拡
散層８は毎分10nmエッチングされるため、この時点にお
いて第２コンタクトホール領域１２ｂにおいては配線層
４は8nm エッチングされる。この場合の実質的な平坦化
絶縁層６／配線層４の選択比は、平坦化絶縁層６／絶縁
層５の選択比である５と絶縁層５／配線層４の選択比で
ある１２を積算した６０となり、配線層４のオーバーエ
ッチング深さのばらつきを最小限に食い止めることがで
きる。
チングは第１コンタクトホール領域１２ａにおいて拡散
層８が露出するまで行う。第２のエッチング条件では絶
縁層５は毎分120nm エッチングされ、配線層４および拡
散層８は毎分10nmエッチングされるため、この時点にお
いて第２コンタクトホール領域１２ｂにおいては配線層
４は8nm エッチングされる。この場合の実質的な平坦化
絶縁層６／配線層４の選択比は、平坦化絶縁層６／絶縁
層５の選択比である５と絶縁層５／配線層４の選択比で
ある１２を積算した６０となり、配線層４のオーバーエ
ッチング深さのばらつきを最小限に食い止めることがで
きる。
【００１９】単一のエッチングにより本実施例と同様の
第１コンタクトホール１２ａおよび第２コンタクトホー
ル１２ｂを形成しようとした場合、平坦化絶縁層６／配
線層４の選択比として６０が必要となる。しかしながら
平坦化絶縁層６／配線層４の選択比が６０となるエッチ
ングは実現困難であり、本実施例では実現容易な２つの
エッチングにわけることによりその困難性を回避してい
る。
第１コンタクトホール１２ａおよび第２コンタクトホー
ル１２ｂを形成しようとした場合、平坦化絶縁層６／配
線層４の選択比として６０が必要となる。しかしながら
平坦化絶縁層６／配線層４の選択比が６０となるエッチ
ングは実現困難であり、本実施例では実現容易な２つの
エッチングにわけることによりその困難性を回避してい
る。
【００２０】次に図１（ｄ）に示すように、スパッタ法
によりアルミ（Al）膜を堆積し所定のパターンにエッチ
ングして上部配線層７を形成する。
によりアルミ（Al）膜を堆積し所定のパターンにエッチ
ングして上部配線層７を形成する。
【００２１】こうして作製された深さの異なる複数の第
１、第２コンタクトホール１２ａ、１２ｂは、コンタク
トホールの底に露出した配線層４およびシリコン基板１
へのオーバーエッチング量が少なく、エッチング雰囲気
より受けるダメージおよび汚染が少なく、上部配線層７
と第１コンタクトホール１２ａの底に露出したシリコン
基板１または第２コンタクトホール１２ｂの底に露出し
た配線層４との間で良好なコンタクトを得ることができ
た。
１、第２コンタクトホール１２ａ、１２ｂは、コンタク
トホールの底に露出した配線層４およびシリコン基板１
へのオーバーエッチング量が少なく、エッチング雰囲気
より受けるダメージおよび汚染が少なく、上部配線層７
と第１コンタクトホール１２ａの底に露出したシリコン
基板１または第２コンタクトホール１２ｂの底に露出し
た配線層４との間で良好なコンタクトを得ることができ
た。
【００２２】（実施例２）図２（ａ）〜（ｄ）は本発明
の第２の実施例におけるコンタクトホールの形成方法の
工程断面図である。図２（ａ）〜（ｄ）において、図３
に示す従来例と同一箇所には同一符号を付して説明を省
略する。まず図２（ａ）に示すように、シリコン基板１
の上に、従来法を用いて形成されたMOSFET３と膜厚0.4
μmの素子分離酸化膜２ｂ上に形成された幅0.6μm膜厚
0.3μmの配線層４と、不純物をドープしない条件でＣＶ
Ｄ法によって成膜された膜厚200nm の酸化珪素からなる
絶縁層５と、絶縁層５の上にＣＶＤ法によって形成され
た膜厚700nm のほう素とりんをドープした酸化珪素から
なり熱処理によって平坦化された平坦化絶縁層６とが形
成されており、その上にフォトリソグラフィ法により第
１コンタクトホール領域１２ａおよび第２コンタクトホ
ール領域１２ｂに窓を開けたフォトレジスト膜１３が形
成される。MOSFET３は、幅0.6μmで膜厚0.02μm のゲー
ト絶縁膜９と、膜厚0.4μmのゲート電極１０と、下方の
幅0.2μmのゲート電極側壁保護膜１１と、膜厚140nm の
ゲート電極上部保護膜１５と、幅1μmの拡散層８より構
成されている。配線層４は、膜厚140nm のＣＶＤ法によ
って成膜された酸化珪素からなる配線層上部保護膜１６
と下方の幅0.2μmの配線層側壁保護膜１７によって覆わ
れている。配線層上部保護膜１６は、第２のエッチング
条件に対して絶縁層５と同じエッチング速度を持つもの
である。第１コンタクトホール領域１２ａにおける平坦
化絶縁層６の膜厚は1000nmであり、第２コンタクトホー
ル領域１２ｂにおける平坦化絶縁層６の膜厚は300nm で
ある。なお以下の説明において、MOSFET３、絶縁層５、
配線層４および平坦化絶縁層６が形成されたシリコン基
板１を以下ウェハ１４と称する。次にウェハ１４は第１
のエッチング条件によりウェハ１４上の平坦化絶縁層６
の内フォトレジスト膜１３に覆われていない部分が高い
異方性を持ってエッチングされる。
の第２の実施例におけるコンタクトホールの形成方法の
工程断面図である。図２（ａ）〜（ｄ）において、図３
に示す従来例と同一箇所には同一符号を付して説明を省
略する。まず図２（ａ）に示すように、シリコン基板１
の上に、従来法を用いて形成されたMOSFET３と膜厚0.4
μmの素子分離酸化膜２ｂ上に形成された幅0.6μm膜厚
0.3μmの配線層４と、不純物をドープしない条件でＣＶ
Ｄ法によって成膜された膜厚200nm の酸化珪素からなる
絶縁層５と、絶縁層５の上にＣＶＤ法によって形成され
た膜厚700nm のほう素とりんをドープした酸化珪素から
なり熱処理によって平坦化された平坦化絶縁層６とが形
成されており、その上にフォトリソグラフィ法により第
１コンタクトホール領域１２ａおよび第２コンタクトホ
ール領域１２ｂに窓を開けたフォトレジスト膜１３が形
成される。MOSFET３は、幅0.6μmで膜厚0.02μm のゲー
ト絶縁膜９と、膜厚0.4μmのゲート電極１０と、下方の
幅0.2μmのゲート電極側壁保護膜１１と、膜厚140nm の
ゲート電極上部保護膜１５と、幅1μmの拡散層８より構
成されている。配線層４は、膜厚140nm のＣＶＤ法によ
って成膜された酸化珪素からなる配線層上部保護膜１６
と下方の幅0.2μmの配線層側壁保護膜１７によって覆わ
れている。配線層上部保護膜１６は、第２のエッチング
条件に対して絶縁層５と同じエッチング速度を持つもの
である。第１コンタクトホール領域１２ａにおける平坦
化絶縁層６の膜厚は1000nmであり、第２コンタクトホー
ル領域１２ｂにおける平坦化絶縁層６の膜厚は300nm で
ある。なお以下の説明において、MOSFET３、絶縁層５、
配線層４および平坦化絶縁層６が形成されたシリコン基
板１を以下ウェハ１４と称する。次にウェハ１４は第１
のエッチング条件によりウェハ１４上の平坦化絶縁層６
の内フォトレジスト膜１３に覆われていない部分が高い
異方性を持ってエッチングされる。
【００２３】次に図２（ｂ）に示すように、第１のエッ
チングは第２コンタクトホール領域１２ｂにおいて絶縁
層５が露出した後も継続して行われ、第１コンタクトホ
ール領域１２ａにおいて絶縁層５が露出するまで行われ
た後、放電を中断する。第１のエッチングにより第２コ
ンタクトホール領域１２ｂにおいては、絶縁層５は140n
m エッチングされる。その後、第２のエッチング条件に
より再びエッチングを開始する。
チングは第２コンタクトホール領域１２ｂにおいて絶縁
層５が露出した後も継続して行われ、第１コンタクトホ
ール領域１２ａにおいて絶縁層５が露出するまで行われ
た後、放電を中断する。第１のエッチングにより第２コ
ンタクトホール領域１２ｂにおいては、絶縁層５は140n
m エッチングされる。その後、第２のエッチング条件に
より再びエッチングを開始する。
【００２４】次に図２（ｃ）に示すように、第２のエッ
チングは第１コンタクトホール領域１２ａにおいて拡散
層８が露出し、かつ第２コンタクトホール領域１２ｂに
おいて配線層４が露出するまで行う。第２のエッチング
によってエッチングされる膜は、第１コンタクトホール
領域１２ａにおいては膜厚200nm の絶縁層５であり、第
２コンタクトホール領域１２ｂにおいては膜厚60nmの絶
縁層５と膜厚140nm の配線層上部保護膜１６である。絶
縁層５と配線層上部保護膜１６は同一材料から構成され
ているため第２のエッチング条件に対して同じエッチン
グ速度となるので、第１コンタクトホール領域１２ａに
おける拡散層８と第２コンタクトホール領域１２ｂにお
ける配線層４は第２のエッチングによって同時に露出す
る。この場合の見かけ上の平坦化絶縁層６／配線層４の
選択比は無限大となり、配線層４のオーバーエッチング
深さのばらつきを最小限に食い止めることができる。
チングは第１コンタクトホール領域１２ａにおいて拡散
層８が露出し、かつ第２コンタクトホール領域１２ｂに
おいて配線層４が露出するまで行う。第２のエッチング
によってエッチングされる膜は、第１コンタクトホール
領域１２ａにおいては膜厚200nm の絶縁層５であり、第
２コンタクトホール領域１２ｂにおいては膜厚60nmの絶
縁層５と膜厚140nm の配線層上部保護膜１６である。絶
縁層５と配線層上部保護膜１６は同一材料から構成され
ているため第２のエッチング条件に対して同じエッチン
グ速度となるので、第１コンタクトホール領域１２ａに
おける拡散層８と第２コンタクトホール領域１２ｂにお
ける配線層４は第２のエッチングによって同時に露出す
る。この場合の見かけ上の平坦化絶縁層６／配線層４の
選択比は無限大となり、配線層４のオーバーエッチング
深さのばらつきを最小限に食い止めることができる。
【００２５】次に図２（ｄ）に示すように、スパッタ法
によりAl膜を堆積し所定のパターンにエッチングして上
部配線層７を形成する。
によりAl膜を堆積し所定のパターンにエッチングして上
部配線層７を形成する。
【００２６】こうして作製された深さの異なる複数の第
１、第２コンタクトホール１２ａ、１２ｂは、コンタク
トホールの底に露出した配線層４およびシリコン基板１
へのオーバーエッチング量が極めて少なく、エッチング
雰囲気より受けるダメージおよび汚染が少なく、上部配
線層７とコンタクトホールの底に露出したシリコン基板
１または配線層４との間で良好なコンタクトを得ること
ができた。
１、第２コンタクトホール１２ａ、１２ｂは、コンタク
トホールの底に露出した配線層４およびシリコン基板１
へのオーバーエッチング量が極めて少なく、エッチング
雰囲気より受けるダメージおよび汚染が少なく、上部配
線層７とコンタクトホールの底に露出したシリコン基板
１または配線層４との間で良好なコンタクトを得ること
ができた。
【００２７】なお本実施例では、エッチング装置として
３電極方式のＲＩＥ装置を用いたが、２電極方式のＲＩ
Ｅ装置、ＥＣＲ−ＲＩＥ装置、マグネトロンＲＩＥ装
置、ナローギャップ方式のＲＩＥ装置等を用いても同様
のエッチングを行うことができる。
３電極方式のＲＩＥ装置を用いたが、２電極方式のＲＩ
Ｅ装置、ＥＣＲ−ＲＩＥ装置、マグネトロンＲＩＥ装
置、ナローギャップ方式のＲＩＥ装置等を用いても同様
のエッチングを行うことができる。
【００２８】なお本実施例では、第１のエッチング条件
のエッチングガスとしてＣＨＦ3 、Ｏ2 およびＣＯを用
いたが、少なくとも一つのＣ−Ｆ結合もつガスとＣＯを
用いても同様のエッチングを行うことができる。
のエッチングガスとしてＣＨＦ3 、Ｏ2 およびＣＯを用
いたが、少なくとも一つのＣ−Ｆ結合もつガスとＣＯを
用いても同様のエッチングを行うことができる。
【００２９】なお本実施例では、絶縁層５および配線層
上部保護膜１６としてＣＶＤ法によって成膜された酸化
珪素を用いたが、熱酸化による酸化珪素、ＣＶＤ法によ
る酸化窒化珪素、ＣＶＤ法による窒化珪素等を用いても
同様の効果を得ることができる。
上部保護膜１６としてＣＶＤ法によって成膜された酸化
珪素を用いたが、熱酸化による酸化珪素、ＣＶＤ法によ
る酸化窒化珪素、ＣＶＤ法による窒化珪素等を用いても
同様の効果を得ることができる。
【００３０】なお本実施例では、配線層上部保護膜１６
と絶縁層５を同一材料により構成したが、配線層上部保
護膜１６と絶縁層５を異なる材料から構成してもよい。
と絶縁層５を同一材料により構成したが、配線層上部保
護膜１６と絶縁層５を異なる材料から構成してもよい。
【００３１】なお本実施例では、配線層上部保護膜１６
を単一材料により構成したが、２つ以上の材料から構成
される２層以上の構造としてもよい。
を単一材料により構成したが、２つ以上の材料から構成
される２層以上の構造としてもよい。
【００３２】なお本実施例では、絶縁層５を単一材料に
より構成したが、２つ以上の材料から構成される２層以
上の構造としてもよい。
より構成したが、２つ以上の材料から構成される２層以
上の構造としてもよい。
【００３３】なお本実施例では、絶縁層５と平坦化絶縁
層６の２層の絶縁層を用いたが、絶縁層５と平坦化絶縁
層６は３層以上の構成としてもよい。３層以上の構成と
した場合、エッチング条件を３つ以上用いてもよい。
層６の２層の絶縁層を用いたが、絶縁層５と平坦化絶縁
層６は３層以上の構成としてもよい。３層以上の構成と
した場合、エッチング条件を３つ以上用いてもよい。
【００３４】なお本実施例では、第１のエッチング条件
として平坦化絶縁層６／絶縁層５の選択比が５となるエ
ッチング条件を用いたが、平坦化絶縁層６／絶縁層５の
選択比が５以上となる他のエッチング条件でもよい。
として平坦化絶縁層６／絶縁層５の選択比が５となるエ
ッチング条件を用いたが、平坦化絶縁層６／絶縁層５の
選択比が５以上となる他のエッチング条件でもよい。
【００３５】
【発明の効果】以上のように本発明は、深さの異なる複
数のコンタクトホールを、コンタクトを取る半導体基板
または配線層がエッチング雰囲気に曝される時間が短
く、コンタクトホールがオーバーエッチングにより半導
体基板または配線層を突き抜けることがなく、半導体基
板または配線層がエッチング雰囲気より受けるダメージ
および汚染を少なくすることができ、良好なコンタクト
を得ることができる優れたコンタクトホールの形成方法
を実現することができる。
数のコンタクトホールを、コンタクトを取る半導体基板
または配線層がエッチング雰囲気に曝される時間が短
く、コンタクトホールがオーバーエッチングにより半導
体基板または配線層を突き抜けることがなく、半導体基
板または配線層がエッチング雰囲気より受けるダメージ
および汚染を少なくすることができ、良好なコンタクト
を得ることができる優れたコンタクトホールの形成方法
を実現することができる。
【００３６】また深さの異なるコンタクトホールを最小
回数のフォトリソグラフィ工程で形成することができる
ため、半導体集積回路を高歩留まり生産することがで
き、その実用的効果は極めて大きい。
回数のフォトリソグラフィ工程で形成することができる
ため、半導体集積回路を高歩留まり生産することがで
き、その実用的効果は極めて大きい。
【図１】（ａ）〜（ｄ）は本発明の第１の実施例におけ
るコンタクトホールの形成方法の工程断面図
るコンタクトホールの形成方法の工程断面図
【図２】（ａ）〜（ｄ）は本発明の第２の実施例におけ
るコンタクトホールの形成方法の工程断面図
るコンタクトホールの形成方法の工程断面図
【図３】従来のコンタクトホールの形成方法を説明する
図
図
１ シリコン基板（半導体基板） ２ａ 素子分離酸化膜（保護絶縁膜） ２ｂ 素子分離酸化膜（保護絶縁膜） ４ 配線層 ５ 絶縁層（第１の絶縁膜） ６ 平坦化絶縁層（第２の絶縁膜） １３ フォトレジスト膜（エッチングマスク） １２ａ 第１コンタクトホール（コンタクトホール） １２ｂ 第２コンタクトホール（コンタクトホール）
Claims (2)
- 【請求項１】 半導体基板とその半導体基板上に保護絶
縁膜を介して形成された配線層とを覆う第１の絶縁膜と
前記第１の絶縁膜とは同一エッチング条件でエッチング
速度の異なる第２の絶縁膜とを形成する工程と、コンタ
クトをとるべき配線層または半導体基板上の第２の絶縁
膜上の所定の領域を除いてエッチングマスクを形成する
工程と、一酸化炭素を含有するエッチングガスを用いて
第２の絶縁膜と第１の絶縁膜をエッチングし、配線層ま
たは半導体基板に達するコンタクトホールを形成する工
程を有するコンタクトホールの形成方法。 - 【請求項２】 同一のエッチング条件において、第１の
絶縁膜のエッチング速度が第２の絶縁膜のエッチング速
度より小さい請求項１記載のコンタクトホールの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04216748A JP3097338B2 (ja) | 1992-08-14 | 1992-08-14 | コンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04216748A JP3097338B2 (ja) | 1992-08-14 | 1992-08-14 | コンタクトホールの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669166A true JPH0669166A (ja) | 1994-03-11 |
| JP3097338B2 JP3097338B2 (ja) | 2000-10-10 |
Family
ID=16693308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04216748A Expired - Fee Related JP3097338B2 (ja) | 1992-08-14 | 1992-08-14 | コンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097338B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100276562B1 (ko) * | 1998-05-27 | 2001-01-15 | 김영환 | 반도체소자의콘택홀형성방법 |
| US6967408B1 (en) | 1997-04-30 | 2005-11-22 | Micron Technology, Inc. | Gate stack structure |
| US6989108B2 (en) | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2011134987A (ja) * | 2009-12-25 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1992
- 1992-08-14 JP JP04216748A patent/JP3097338B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967408B1 (en) | 1997-04-30 | 2005-11-22 | Micron Technology, Inc. | Gate stack structure |
| KR100276562B1 (ko) * | 1998-05-27 | 2001-01-15 | 김영환 | 반도체소자의콘택홀형성방법 |
| US6989108B2 (en) | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2011134987A (ja) * | 2009-12-25 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3097338B2 (ja) | 2000-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5002902A (en) | Method for fabricating a semiconductor device including the step of forming an alignment mark | |
| US5480832A (en) | Method for fabrication of semiconductor device | |
| KR0171582B1 (ko) | 배선 구조를 갖는 반도체 디바이스 및 그 제조 방법 | |
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| JPH09134956A (ja) | 半導体装置の製造方法 | |
| US6172411B1 (en) | Self-aligned contact structures using high selectivity etching | |
| US5668401A (en) | Chessboard pattern layout for scribe lines | |
| US7049225B2 (en) | Method for manufacturing vias between conductive patterns utilizing etching mask patterns formed on the conductive patterns | |
| JPH03138934A (ja) | 異なる深さを有する窓のエッチング法 | |
| KR101292025B1 (ko) | 강하고 얕은 트렌치 절연 구조들 및 얕은 트렌치 절연구조물들을 형성하는 방법 | |
| US5198298A (en) | Etch stop layer using polymers | |
| JP3097338B2 (ja) | コンタクトホールの形成方法 | |
| JPH0358484A (ja) | 半導体装置とその製造方法 | |
| JP3278933B2 (ja) | 半導体装置の製造方法 | |
| JP3393248B2 (ja) | パターンエッチング方法 | |
| KR20000020382A (ko) | 트렌치 소자 분리영역을 갖는 반도체소자 및 그 제조방법 | |
| JP3394101B2 (ja) | 半導体装置の製造方法 | |
| JPH09260485A (ja) | 半導体装置の製造方法 | |
| JPH1012868A (ja) | 半導体装置及びその製造方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| JP3833603B2 (ja) | 半導体素子の製造方法 | |
| JP2553539B2 (ja) | 半導体装置の製造方法 | |
| JPH06124944A (ja) | 半導体装置 | |
| JPH10154752A (ja) | 半導体装置の製造方法 | |
| KR960007642B1 (ko) | 반도체 장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20080811 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20080811 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20100811 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20110811 |
|
| LAPS | Cancellation because of no payment of annual fees |