KR0163536B1 - 반도체장치의 콘택홀 형성방법 - Google Patents

반도체장치의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 실리사이드 콘택형성을 위하여 반도체장치상의 상부막질을 식각할시 고선택비를 얻을 수 있는 에칭 방법에 관한 것으로, 실리사이드 및 게이트가 형성되어 있는 기판상에 층간절연을 위한 산화막을 증착하는 공정과; 상기 산화막상의 콘택홀이 형성될 영역을 한정하여 상기 실리사이드 표면이 노출되기 직전까지 소정의 두께로 1차 식각하는 공정과; 상기 산화막의 1차 식각된 부분을 상기 기판의 상부에 형성된 상기 실리사이드의 표면이 노출되도록 2차 식각하는 공정을 포함하고 있다. 이 방법에 의해 반도체장치의 콘택홀 형성을 위하여 기판상에 형성된 산화막을 식각하는 공정에서 기판 상부에 형성된 실리사이드가 과식각되어 반도체장치의 콘택특성을 저하시키는 종래 방법의 문제점은, 상기 층간절연을 위한 높은 단차의 산화막을 서로 다른 개스를 이용하여 2단계로 식각하여 줌으로써, 상기 실리사이드와 고선택비를 갖는 식각이 가능하고, 아울러 반도체장치의 콘택특성을 향상시킬 수 있다.

Description

반도체장치의 콘택홀 형성방법
제1도는 종래 반도체장치의 콘택홀 형성을 보여주는 단면도.
제2a도 내지 제2b도는 본 발명에 따른 반도체장치의 콘택홀의 제조 공정을 보여주는 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 실리사이드
14 : 게이트 16 : 산화막
18 : 콘택홀 20, 20a : 오버에칭 영역
본 발명은 반도체장치의 콘택홀 형성에 관한 것으로, 좀 더 구체적으로는 반도체장치의 실리사이드 콘택형성을 위하여 기판에 형성된 실리사이드 상부의 막질을 식각하는 공정에 있어서, 서로 다른 성분으로 이루어진 두종류의 혼합개스를 이용하여 상기 상부막질을 두번에 걸쳐 식각하여 줌으로써 상기 실리사이드와 고선택비를 갖는 에칭 방법에 관한 것이다.
제1도는 종래 반도체장치의 실리사이드 콘택형성을 보여주는 단면도이다.
제1도를 참조하면, 종래 반도체장치의 실리사이드 콘택(salicide contact)은 실리사이드(12) 및 게이트(14)가 형성된 반도체장치상에 층간절연을 위한 산화막(16)을 형성하고, 이어 CHF3/Ar/CF4또는 O2등의 혼합개스를 이용하여 상기 실리사이드(12)의 표면이 노출되도록 상기 산화막(16)을 식각함으로써 콘택홀(18)을 형성하게 된다.
그러나, 이와같이 CHF3/Ar/CF4또는 O2등의 혼합개스를 이용하여 상기 산화막(16)을 식각함으로써 콘택홀(18)을 형성하는 종래 반도체장치의 실리사이드 콘택형성 공정은, 상기 혼합개스에 포함되어 있는 하이드로겐(Hydrogen) 성분이 플루오린(fluorine)과 반응하여 상기 산화막(16)과 상기 실리사이드(12)와의 선택비를 낮추게 되는 문제점이 발생한다.
따라서, 상기 기판(10)의 상부에 형성되어 있는 실리사이드(12)가 제1도에 도시된 바와 같이 500Å이상의 두께로 과식각되는 영역(20)이 생겨나게 되어 반도체장치의 콘택 특성을 저하시키는 원인으로 작용하게 된다.
이와같은 문제점을 해결하기 위한 본 발명의 목적은, 기판상에 형성된 산화막을 식각하는 데 있어서, 2단계 식각 공정을 수행하여 상기 실리사이드의 오버 에칭되는 두께를 최소화시킴으로써 반도체장치상에 형성된 콘택홀 특성을 향상시키는데 있다.
본 발명의 다른 목적은, 상기 산화막을 식각할 시 하이드로겐이 포함되지 않은 혼합개스를 이용함으로써, 높은 단차의 산화막과 실리사이드와 고선택비를 가질 수 있는 반도체장치의 콘택홀 형성방법을 제공하는 것을 부가적으로 포함한다.
상술한 목적을 달성하기 위한 본 발명의 특징은, 실리사이드 및 게이트가 형성되어 있는 기판상에 층간절연을 위한 산화막을 증착하는 공정과; 상기 산화막상의 콘택홀이 형성될 영역을 한정하여 상기 실리사이드의 표면이 노출되기 직전까지 소정의 두께로 1차 식각하는 공정과; 상기 산화막의 1차 식각된 부분을 상기 기판의 상부에 형성된 상기 실리사이드의 표면이 노출되도록 2차 식각하는 공정을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 산화막을 식각하는 공정은 2단계에 걸쳐 진행된다.
이 특징의 바람직한 실시예에 있어서, 상기 1차 식각 공정과 2차 식각 공정은 서로 다른 개스를 이용하여 이루어진다.
이 특징의 바람직한 실시예에 있어서, 상기 1차 식각 공정은 CHF3/O2/Ar 혼합개스를 이용하여 이루어진다.
이 특징의 바람직한 실시예에 있어서, 상기 2차 식각 공정은 하이드로겐이 포함되지 않은 개스를 이용하여 이루어진다.
이 특징의 바람직한 실시예에 있어서, 상기 2차 식각 공정은 CF4/Ar 혼합개스를 이용하여 이루어진다.
이하, 본 발며의 실시예를 첨부 도면 제2a도 내지 제2c도에 의거하여 상세히 설명한다.
제1도에 도시된 종래 반도체장치의 콘택홀 구조의 구성 요소와 동일한 기능을 갖는 제2도의 구성 요소에 대혀서는 동일한 참조 번호를 병기한다.
제2a도를 참조하면, 실리사이드(12) 영역 및 게이트(14)가 형성된 기판상에 층간절연을 위한 산화막(16)을 증착한다.
이어 상기 산화막(16)상에 형성된 상부막질(도면상에는 미도시)과 상기 실리사이드(12)를 콘택시키기 위한 산화막(16)상의 콘택홀(18) 영역을 한정하여 상기 산화막(16)을 소정의 두께로 1차 식각하면 제2b도와 같다.
여기에서 상기 산화막(16)의 1차 식각은 상기 실리사이드(12)의 표면이 노출되기 직전까지 식각되며, 이와같은 산화막(16)의 1차 식각은 CHF3/O2/Ar의 혼합개스를 이용하여 진행된다.
다음, 제2c도를 참조하여, 소정의 두께로 1차 식각된 상기 산화막(16)의 콘택홀(18) 형성 영역을 2차 식각하면 상기 산화막(16)상에 형성되는 상부막질(도면상에는 미도시)과 상기 기판(10)상부의 상기 실리사이드(12)를 콘택시키기 위한 반도체장치의 콘택홀(18)이 형성된다.
여기에서 상기 2차 식각은 상기 1차 식각의 경우와는 달리 하이드로겐이 포함되지 않은 개스, 즉 CF4/Ar의 혼합개스를 이용하여 진행되므로, 상기 실리사이드가 오버 에칭(over etching)되는 것을 방지할 수 있다.
이상에서 설명한 바와같은 본 발명의 반도체장치의 콘택홀 형성 방법에 의하면, 반도체장치의 실리사이드 콘택 형성시, 콘택홀 형성을 위하여 기판상에 형성된 산화막을 식각하는 공정에서 하부의 실리사이드가 과식각되어 반도체장치의 콘택 특성을 저하시키는 등의 종래 방법의 문제점은, 상기 층간절연을 위한 높은 단차의 산화막을 서로 다른 개스를 이용하여 2단계로 식각하여 줌으로써, 상기 실리사이드와 고선택비를 갖도록 식각하는 것이 가능하다.
이때, 상기 실리사이드는 거의 오버 에칭되지 않으며 따라서 실리사이드 콘택 공정에 있어서 실리사이드가 과식각되는 것을 방지할 수 있고, 아울러 반도체장치의 콘택 특성을 향상시킬 수 있다.

Claims (3)

  1. 실리사이드(12) 및 게이트(14)가 형성되어 있는 기판(10)상에 층간절연을 위한 산화막(16)을 증착하는 공정과; 상기 산화막(16)을 상기 실리사이드 표면이 노출되기 직전까지 CHF3/O2/Ar의 혼합개스를 이용하여 소정의 두께로 1차 식각하는 공정과; 상기 산화막(16)의 나머지 부분을 상기 1차 식각 공정에서 사용된 개스와는 다른 혼합개스를 이용하여 상기 실리사이드(12)의 표면이 노출되도록 2차 식각하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 2차 식각 공정은 하이드로겐이 포함되지 않은 개스를 이용하는 것을 특징으로 하는 반도체장치의 콘택홀 형성 방법.
  3. 제2항에 있어서, 하이드로겐이 포함되지 않은 개스로 CF4/Ar의 혼합개스를 사용하는 것을 특징으로 하는 반도체장치의 콘택홀 형성 방법.
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