KR20010045401A - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 LDD 산화공정시 배리어 금속막인 티타늄 질화막의 부피팽창을 방지하여 게이트 저항을 감소시킴과 동시에 게이트 라인 사이의 브리지를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따라, 반도체 기판 상에 게이트 절연막, 배리어 금속막, 텅스텐막 및 하드 마스크층을 순차적으로 형성하고, 하드 마스크층 및 텅스텐막을 상기 배리어 금속막이 노출되도록 게이트 형태로 식각한다. 그런 다음, 노출된 배리어 금속막의 그의 측부가 언더컷 되도록 식각하여 상기 배리어 금속막과 텅스텐막으로 이루어진 게이트를 형성하고, 기판을 산화하여 상기 배리어 금속막의 측벽에 산화막을 형성한다. 본 실시예에서, 배리어 금속막은 티타늄 질화막이고, 티타늄 질화막의 식각은 Cl2를 함유한 개스를 이용하여 진행한다. 바람직하게, 소오스 파워와 바이어스 파워를 이용하여 Cl2개스에 N2, O2및 HBr과 같은 첨가개스를 첨가하여 진행한다. 여기서, 소오스 파워 : 바이어스 파워의 비율은 3 : 1 이상이고, Cl2개스 : 첨가개스의 비율은 5 : 1 이상이다.

Description

반도체 소자의 게이트 형성방법{Method of forming for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐막을 이용한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 저전력화 및 고속화를 위하여, 게이트 물질로서 저저항 물질이 요구되고 있다. 이러한 저저항 물질로서 티타늄 또는 코발트 실리사이드와 같은 실리사이드 물질 및 텅스텐막이 사용된다. 이중 텅스텐막은 8 내지 10μΩ·㎝의 낮은 비저항을 갖는 장점이 있다.
한편, 상기한 텅스텐막을 이용하는 경우에는 확산방지를 위하여 게이트 절연막과 텅스텐막 사이에 배리어 금속막으로서 티타늄 질화막(TiN)과 같은 금속 질화막을 개재하여 형성한다.
그러나, 상기한 티타늄 질화막을 개재하여 텅스텐막으로 게이트를 형성한 후 LDD 산화공정을 진행하는 경우, 티타늄 질화막의 높은 산화속도로 인하여 부피팽창이 야기되어 게이트 저항이 증가될 뿐만 아니라 게이트 라인 사이에서 브리지가 유발됨으로써, 소자의 신뢰성 및 수율이 현저하게 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, LDD 산화공정시 배리어 금속막인 티타늄 질화막의 부피팽창을 방지하여 게이트 저항을 감소시킴과 동시에 게이트 라인 사이의 브리지를 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 11 : 게이트 절연막
12 : 티타늄 질화막 13 : 텅스텐막
14 : 하드 마스크층 15 : 포토레지스트 패턴
16 : 산화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 반도체 기판 상에 게이트 절연막, 배리어 금속막, 텅스텐막 및 하드 마스크층을 순차적으로 형성하고, 하드 마스크층 및 텅스텐막을 상기 배리어 금속막이 노출되도록 게이트 형태로 식각한다. 그런 다음, 노출된 배리어 금속막의 그의 측부가 언더컷 되도록 식각하여 상기 배리어 금속막과 텅스텐막으로 이루어진 게이트를 형성하고, 기판을 산화하여 상기 배리어 금속막의 측벽에 산화막을 형성한다.
본 실시예에서, 배리어 금속막은 티타늄 질화막이고, 티타늄 질화막의 식각은 Cl2를 함유한 개스를 이용하여 진행한다. 바람직하게, 소오스 파워와 바이어스 파워를 이용하여 Cl2개스에 N2, O2및 HBr과 같은 첨가개스를 첨가하여 진행한다. 여기서, 소오스 파워 : 바이어스 파워의 비율은 3 : 1 이상이고, Cl2개스 : 첨가개스의 비율은 5 : 1 이상이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 절연막(11), 배리어 금속막으로서의 티타늄 질화막(12), 텅스텐막(13) 및 하드 마스크층(14)을 순차적으로 형성한다. 여기서, 게이트 절연막(11)은 SiO2막 또는 Al2O3막, Ta2O5막 및 BST막과 같은 고유전율을 갖는 절연막으로 형성한다. 또한, 텅스텐막은 500Å 이상, 바람직하게 1,000 내지 1,500Å의 두께로 형성하고, 티타늄 질화막(12)은 500Å 이하, 바람직하게 100 내지 300Å의 두께로 형성한다. 그런 다음, 절연막(14) 상에 포토리소그라피로 게이트 형태의 포토레지스트 패턴(15)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(15)을 식각 마스크로하여, 하드 마스크층(14) 및 텅스텐막(13)을 티타늄 질화막(12)의 표면이 노출되도록 식각한다. 그런 다음, 도 1c에 도시된 바와 같이, Cl2를 함유한 개스를 이용한 식각으로 티타늄 질화막(12)을 그의 측부가 언더컷(undercut)되도록 식각하여 티타늄 질화막(12)과 텅스텐막(13)으로 이루어진 게이트를 형성한다. 바람직하게, 소오스 파워와 바이어스 파워를 이용하여 Cl2개스에 N2, O2및 HBr과 같은 개스를 첨가하여 진행한다. 이때, 소오스 파워 : 바이어스 파워의 비율은 3 : 1 이상이고, Cl2개스 : 첨가개스의 비율은 5 : 1 이상이다.
도 1d를 참조하면, 공지된 방법으로 포토레지스트 패턴(15)을 제거하고, LDD 산화공정을 진행하여 티타늄 질화막(12)의 측벽에 산화막(16)을 형성한다. 이때, 티타늄 질화막(12)에 발생된 언더컷에 의해, 티타늄 질화막(12)의 부피팽창이 방지된다.
상기한 본 발명에 의하면, 티타늄 질화막과 텅스텐막의 적층막으로 이루어진 게이트의 형성시, 티타늄 질화막에 언더컷을 형성함으로써, LDD 산화공정시 높은 산화속도에 의해 발생되는 티타늄 질화막의 부피팽창이 효과적으로 방지된다. 이에 따라, 게이트 저항이 감소됨과 동시에 게이트 라인 사이의 브리지 발생이 방지됨으로써, 결국 소자의 신뢰성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (8)

  1. 반도체 기판 상에 게이트 절연막, 배리어 금속막, 텅스텐막 및 하드 마스크층을 순차적으로 형성하는 단계;
    상기 하드 마스크층 및 텅스텐막을 상기 배리어 금속막이 노출되도록 게이트 형태로 식각하는 단계;
    상기 노출된 배리어 금속막의 그의 측부가 언더컷 되도록 식각하여 상기 배리어 금속막과 텅스텐막으로 이루어진 게이트를 형성하는 단계; 및,
    상기 기판을 산화하여 상기 배리어 금속막의 측벽에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 배리어 금속막은 티타늄 질화막인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 2 항에 있어서, 상기 티타늄 질화막의 식각은 Cl2를 함유한 개스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 3 항에 있어서, 상기 식각은 소오스 파워와 바이어스 파워를 이용하여 Cl2개스에 N2, O2및 HBr과 같은 첨가개스를 첨가하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 4 항에 있어서, 상기 소오스 파워 : 바이어스 파워의 비율은 3 : 1 이상인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 4 항에 있어서, 상기 Cl2개스 : 첨가개스의 비율은 5 : 1 이상인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 제 1 항에 있어서, 상기 텅스텐막은 1,000 내지 1,500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 제 2 항에 있어서, 상기 티타늄 질화막은 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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