KR100338099B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100338099B1
KR100338099B1 KR1019990025435A KR19990025435A KR100338099B1 KR 100338099 B1 KR100338099 B1 KR 100338099B1 KR 1019990025435 A KR1019990025435 A KR 1019990025435A KR 19990025435 A KR19990025435 A KR 19990025435A KR 100338099 B1 KR100338099 B1 KR 100338099B1
Authority
KR
South Korea
Prior art keywords
forming
tantalum oxide
gate
oxide film
semiconductor substrate
Prior art date
Application number
KR1019990025435A
Other languages
English (en)
Other versions
KR20010004721A (ko
Inventor
김태한
이정석
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990025435A priority Critical patent/KR100338099B1/ko
Publication of KR20010004721A publication Critical patent/KR20010004721A/ko
Application granted granted Critical
Publication of KR100338099B1 publication Critical patent/KR100338099B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트가 형성된 반도체 기판 상부에 350 내지 400℃의 온도 및 0.7 내지 1Torr의 압력에서 탄탈륨 산화막을 형성한 후 게이트 상부 및 반도체 기판 상부에 200 내지 300Å의 두께로 잔류되도록 식각하여 스페이서를 형성하므로써 게이트 사이의 오버레이 마진 및 콘택 형성 공간을 확보하는 동시에 탄탈륨 산화막을 장벽층으로 자기정렬 콘택을 형성할 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고유전율 금속계 산화막인 탄탈륨 산화막(Ta2O5)을 스페이서로 형성하여 게이트 사이의 오버레이 마진 및 콘택 형성 공간을 확보하고 동시에 탄탈륨 산화막을 장벽층으로 자기정렬 콘택을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
현재 256M 이상의 고집적 메모리 소자의 제조 공정에서 게이트를 형성한 후 게이트 측벽에 산화막으로 스페이서를 형성하고 스페이서가 형성된 게이트 상부에 질화막을 얇게 형성한 후 질화막을 장벽층으로 후속 콘택 형성 공정을 실시한다.
그런데, 고집적화에 따른 패턴의 미세화로 인해 콘택을 형성할 때 공정 마진이 급속히 줄어들게 되어 개방되는 공간이 좁아지게 된다. 이 때문에 콘택 홀을 형성하기 위한 식각 공정에서 발생되는 폴리머가 식각 정지층으로 작용하게 되고, 이에 의해 슬로프(slope)가 생겨 콘택 오버레이 마진이 부족해지며 심한 경우 콘택이 개방되지 않는 문제점이 있다. 따라서, 콘택 개방 공간을 충분히 확보하기 위해 게이트간의 충분한 공간이 필요하지만 고집적화되는 반도체 소자의 추세에 따라 이는 불가능하다.
또한, 질화막을 장벽층으로 사용할 때 열스트레스 및 크랙등의 문제점을 개선하고 장벽층에 대한 고선택비 확보가 필요하다.
따라서, 본 발명은 탄탈륨 산화막을 게이트의 스페이서로 형성하고 동시에 콘택 형성을 위한 식각 공정에서 장벽층으로 작용하도록 하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 스페이서 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 도전층을 형성하고 패터닝하여 게이트를 형성하는 단계와, 상기 게이트가 형성된 반도체 기판 상부에 탄탈륨 산화막을 형성하는 단계와, 상기 탄탈륨 산화막을 전면 식각하여 게이트 측벽에 스페이서를 형성하되, 상기 게이트 상부 및 반도체 기판 상부에 소정 두께로 탄탈륨 산화막이 잔류되도록 하는 단계와, 전체 구조 상부에 절연막을 형성한 후 식각 공정을 실시하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 게이트
13 : 탄탈륨 산화막 14 : 스페이서
15 : 절연막 16 : 콘택 홀
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)는 반도체 기판(11) 상부에 도전층을 형성한 후 패터닝하여 게이트 (12)를 형성하고, 전체 구조 상부에 금속계 산화막인 탄탈륨 산화막(13)을 형성한상태의 단면도이다. 일반적으로 탄탈륨 산화막(13)은 에너지원으로 430∼460℃의 고온의 열을 이용하는 써멀 방식과 압력원으로 0.2∼0.4Torr의 저압에서 LP CVD 방식을 적용하여 증착하며, 이때의 스텝 커버러지는 토폴로지상에서 90% 정도로 매우 우수하다. 본 발명에서는 일반적인 탄탈륨 산화막의 증착 방법을 개선하였다. 즉, 에너지원으로 저온 박막 증착 방식인 PE CVD 방식으로 350∼400℃ 정도의 온도와 압력원으로는 HP CVD 방식으로 0.7∼1Torr의 압력에서 증착한다. 이러한 방법으로탄탈륨 산화막을 형성하면 기존 방식보다 막질이 우수하고 전기적 특성이 향상되며, 특히 스텝 커버러지가 60∼70%로 낮아져 후속 스페이서 형성시 게이트간 공간이 충분히 확보되며 콘택 오픈시 오버레이 마진을 증가시키고 개방되지 않는 등의 문제를 해결할 수 있다. 또한, 탄탈륨 산화막을 증착할 때 증착 그대로는 다량의 탄소등 불순물이 함유되어 있고, 화학적 조성비도 정량적이지 않아 저온에서 산소 또는 N2O 플라즈마 처리의 후처리 공정이 필요하다.
도 1(b)는 탄탈륨 산화막(13)을 스페이서 식각하여 스페이서(14)를 형성한 상태의 단면도이다. 이때, 탄탈륨 산화막(13)을 식각할 때 게이트(12) 상부 및 반도체 기판(11)의 상부에 200∼300Å 정도 잔류되도록 한다. 이는 이후 절연막을 형성한 후 실시하는 콘택 식각 공정에서 장벽층으로 작용하게 하기 위함이다. 여기서, 콘택 식각 공정시 탄탈륨 산화막에 대한 고선택비를 확보하기 위해 C3F8이나 C4F8등의 탄소 리치 화합물을 사용하여 선택비를 20:1 이상 향상시켜 C4F8/CH2F2/CO등의 혼합 가스를 사용한다.
도 1(c)는 전체 구조 상부에 BPSG막으로 이루어진 절연막(15)을 형성한 후 자기정렬 식각 공정을 실시하여 콘택 홀(16)을 형성한 상태의 단면도이다. 상기와 같은 방법으로 콘택 홀을 형성하므로써 오버레이 마진을 충분히 확보할 수 있어 콘택 홀의 형성이 용이해진다.상기 콘택 홀을 형성하기 위한 콘택 식각 공정은 CxFy계(예를 들면, C3F8또는 C4F8등의 탄소 리치 화합물) 가스가 혼합된 C4F8/CH2F2/CO의 혼합가스를 이용한 플라즈마 식각공정으로 진행하되, 상기 C4F8/CH2F2의 혼합비는 2:1로 하고, 압력은 20mTorr의 저압으로 이루어진다.
상술한 바와 같이 본 발명에 의하면 고집적 반도체 소자의 제조 공정에서 게이트간의 공간 확보 및 콘택 오버레이 마진을 확보할 수 있어 소자의 전기적 특성을 향상시킬 수 있고, 공정을 단순화시킬 수 있어, 반도체 소자의 생산성, 수율 및 신뢰성을 증대시킬 수 있다.

Claims (5)

  1. 반도체 기판 상부에 도전층을 형성하고 패터닝하여 게이트를 형성하는 단계와,
    상기 게이트가 형성된 반도체 기판 상부에 탄탈륨 산화막을 형성하는 단계와,
    상기 탄탈륨 산화막을 전면 식각하여 게이트 측벽에 스페이서를 형성하되, 상기 게이트 상부 및 반도체 기판 상부에 소정 두께로 탄탈륨 산화막이 잔류되도록 하는 단계와,
    전체 구조 상부에 절연막을 형성한 후 식각 공정을 실시하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 탄탈륨 산화막은 350 내지 400℃의 0.7 내지 1Torr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 탄탈륨 산화막을 형성한 후 산소 또는 N2O 플라즈마처리를 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 탄탈륨 산화막은 상기 게이트 상부 및 상기 반도체 기판 상부에 200 내지 300Å 잔류되도록 식각하여 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 콘택 홀을 형성하기 위한 식각 공정은 C3F8또는 C4F8의 탄소 리치 화합물이 소정 비율로 혼합된 C4F8/CH2F2/CO의 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019990025435A 1999-06-29 1999-06-29 반도체 소자의 제조 방법 KR100338099B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025435A KR100338099B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025435A KR100338099B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20010004721A KR20010004721A (ko) 2001-01-15
KR100338099B1 true KR100338099B1 (ko) 2002-05-24

Family

ID=19597167

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025435A KR100338099B1 (ko) 1999-06-29 1999-06-29 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100338099B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438660B1 (ko) * 2001-06-29 2004-07-02 주식회사 하이닉스반도체 반도체소자의 콘택홀 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03204941A (ja) * 1989-10-09 1991-09-06 Toshiba Corp 半導体装置及びその製造方法
JPH05144841A (ja) * 1991-11-20 1993-06-11 Fujitsu Ltd 薄膜トランジスタの製造方法
KR940027062A (ko) * 1993-05-19 1994-12-10 김주용 반도체 소자용 탄탈륨옥사이드 절연막 형성방법
KR19990004863A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03204941A (ja) * 1989-10-09 1991-09-06 Toshiba Corp 半導体装置及びその製造方法
JPH05144841A (ja) * 1991-11-20 1993-06-11 Fujitsu Ltd 薄膜トランジスタの製造方法
KR940027062A (ko) * 1993-05-19 1994-12-10 김주용 반도체 소자용 탄탈륨옥사이드 절연막 형성방법
KR19990004863A (ko) * 1997-06-30 1999-01-25 김영환 반도체 장치 제조 방법

Also Published As

Publication number Publication date
KR20010004721A (ko) 2001-01-15

Similar Documents

Publication Publication Date Title
KR100543207B1 (ko) 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법
KR20020003013A (ko) 반도체 소자의 도전성 콘택을 형성하는 방법
KR100329773B1 (ko) 에프램 소자 제조 방법
KR20030004010A (ko) 반도체 장치 및 그 제조 방법
KR20060072680A (ko) 반도체 장치의 커패시터 및 그 제조방법
KR100338099B1 (ko) 반도체 소자의 제조 방법
KR100596486B1 (ko) 스택형 반도체 장치 및 그 제조 방법
US6753265B2 (en) Method for manufacturing bit line
KR0163536B1 (ko) 반도체장치의 콘택홀 형성방법
KR100670670B1 (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법
KR100585084B1 (ko) 반도체 소자의 셀프 얼라인 콘택 식각 방법
KR100431823B1 (ko) 반도체 소자의 콘택 형성방법
KR100811258B1 (ko) 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법
US20030045091A1 (en) Method of forming a contact for a semiconductor device
KR100504554B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP2000049340A (ja) 半導体装置及びその製造方法
KR20020002081A (ko) 반도체 소자의 커패시터 제조 방법
KR100275116B1 (ko) 반도체소자의커패시터형성방법
KR100321720B1 (ko) 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법
JPH11307516A (ja) 半導体装置の製造方法
KR20010061022A (ko) 반도체소자의 콘택 형성방법
KR20030055804A (ko) 비트라인 형성 방법
KR20010063526A (ko) 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법
KR20010004726A (ko) 반도체 소자의 제조 방법
KR20010058641A (ko) 반도체장치의 모스 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100423

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee