JPH11307516A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11307516A JPH11307516A JP11342298A JP11342298A JPH11307516A JP H11307516 A JPH11307516 A JP H11307516A JP 11342298 A JP11342298 A JP 11342298A JP 11342298 A JP11342298 A JP 11342298A JP H11307516 A JPH11307516 A JP H11307516A
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Abstract
(57)【要約】 （修正有）
【課題】 コンタクト不良などの事故を回避して素子の
信頼性を大幅に向上させること。 【解決手段】 基板１の上にシリコン窒化膜５とシリコ
ン酸化膜６とを形成し、シリコン酸化膜６のエッチング
レートがシリコン窒化膜５のエッチングレートよりも大
きくなる条件で、シリコン酸化膜をドライエッチングす
る際に、あらかじめシリコン酸化膜中に、ドライエッチ
ングを促進するＦを含有させることにより、アスペクト
比の高いコンタクトホール９であってもシリコン酸化膜
が残ってエッチストップ現象が発生することはない。
信頼性を大幅に向上させること。 【解決手段】 基板１の上にシリコン窒化膜５とシリコ
ン酸化膜６とを形成し、シリコン酸化膜６のエッチング
レートがシリコン窒化膜５のエッチングレートよりも大
きくなる条件で、シリコン酸化膜をドライエッチングす
る際に、あらかじめシリコン酸化膜中に、ドライエッチ
ングを促進するＦを含有させることにより、アスペクト
比の高いコンタクトホール９であってもシリコン酸化膜
が残ってエッチストップ現象が発生することはない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、詳しくは、絶縁膜へのコンタクトホール形
成に利用可能な技術に関する。
方法に係り、詳しくは、絶縁膜へのコンタクトホール形
成に利用可能な技術に関する。
【０００２】
【従来の技術】近年、微細加工技術の進歩によって横方
向の高密度化がますます促進されている。配線層のピッ
チの縮小と配線層の多層化は、半導体基板表面に形成さ
れた導電領域や各配線間を接続するコンタクトホールの
形成を一段と困難にするという問題を生じる。
向の高密度化がますます促進されている。配線層のピッ
チの縮小と配線層の多層化は、半導体基板表面に形成さ
れた導電領域や各配線間を接続するコンタクトホールの
形成を一段と困難にするという問題を生じる。
【０００３】このようなコンタクトの形成における問題
を解決するために、コンタクトホールを開口する際の位
置合わせに余裕を持たせる手法としてセルフアラインコ
ンタクト法が開発されている。例えば、セルフアライン
コンタクト法を用いて、ＭＯＳ型トランジスタのソース
・ドレイン領域とその上の配線層とを接続するためのコ
ンタクトホールを形成したケースを図９に示す。
を解決するために、コンタクトホールを開口する際の位
置合わせに余裕を持たせる手法としてセルフアラインコ
ンタクト法が開発されている。例えば、セルフアライン
コンタクト法を用いて、ＭＯＳ型トランジスタのソース
・ドレイン領域とその上の配線層とを接続するためのコ
ンタクトホールを形成したケースを図９に示す。
【０００４】すなわち、（１）ゲート電極５１を形成し
た後、全面に絶縁膜（シリコン酸化膜）を堆積し、これ
をエッチバックすることにより、ゲート電極の側壁にの
み絶縁膜５２を残す。この残存した絶縁膜５２でもって
コンタクトホール５３が形成される。 （２）この状態では、コンタクトしたくない個所も開口
状態にあるので、更に全面にシリコン窒化膜５４及びシ
リコン酸化膜５５を順次積層し、コンタクト形成領域の
み開口するレジストパターン５６をマスクとして、シリ
コン酸化膜５５及びシリコン窒化膜５４をエッチングす
る。このとき、シリコン酸化膜５５の下にシリコン窒化
膜５４を配置しているのは、シリコン窒化膜５４をシリ
コン酸化膜５５のエッチングストッパとして機能させ、
レジストパターン５６が横方向にずれて形成されても、
シリコン酸化膜５２がエッチングされないようにするた
めである。
た後、全面に絶縁膜（シリコン酸化膜）を堆積し、これ
をエッチバックすることにより、ゲート電極の側壁にの
み絶縁膜５２を残す。この残存した絶縁膜５２でもって
コンタクトホール５３が形成される。 （２）この状態では、コンタクトしたくない個所も開口
状態にあるので、更に全面にシリコン窒化膜５４及びシ
リコン酸化膜５５を順次積層し、コンタクト形成領域の
み開口するレジストパターン５６をマスクとして、シリ
コン酸化膜５５及びシリコン窒化膜５４をエッチングす
る。このとき、シリコン酸化膜５５の下にシリコン窒化
膜５４を配置しているのは、シリコン窒化膜５４をシリ
コン酸化膜５５のエッチングストッパとして機能させ、
レジストパターン５６が横方向にずれて形成されても、
シリコン酸化膜５２がエッチングされないようにするた
めである。
【０００５】
【発明が解決しようとする課題】従来例にあっては、ア
スペクト比の高いコンタクトホールを形成しようとする
場合、いわゆるエッチストップ現象が発生し、シリコン
酸化膜５５が図９の（Ａ）の通りコンタクトホールの底
部に残って、シリコン窒化膜５４のエッチングも含め、
それ以上のエッチングの進行を阻害する問題がある。
スペクト比の高いコンタクトホールを形成しようとする
場合、いわゆるエッチストップ現象が発生し、シリコン
酸化膜５５が図９の（Ａ）の通りコンタクトホールの底
部に残って、シリコン窒化膜５４のエッチングも含め、
それ以上のエッチングの進行を阻害する問題がある。
【０００６】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解消するものである。
斯かる問題点を解消するものである。
【０００７】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、基板上に形成された第１の絶縁膜をドライ
エッチングするに際し、あらかじめ前記第１の絶縁膜中
に、前記ドライエッチングを促進する元素を含有させた
ことをその要旨とする。また、請求項２の半導体装置の
製造方法は、基板上に第２の絶縁膜を形成する工程と、
この第２の絶縁膜の上に、第１の絶縁膜を形成する工程
と、前記第１の絶縁膜のエッチングレートが第２の絶縁
膜のエッチングレートよりも大きくなる条件で、少なく
とも前記第１絶縁膜をドライエッチングする工程とを含
み、あらかじめ前記第１の絶縁膜中に、前記ドライエッ
チングを促進する元素を含有させたことをその要旨とす
る。
製造方法は、基板上に形成された第１の絶縁膜をドライ
エッチングするに際し、あらかじめ前記第１の絶縁膜中
に、前記ドライエッチングを促進する元素を含有させた
ことをその要旨とする。また、請求項２の半導体装置の
製造方法は、基板上に第２の絶縁膜を形成する工程と、
この第２の絶縁膜の上に、第１の絶縁膜を形成する工程
と、前記第１の絶縁膜のエッチングレートが第２の絶縁
膜のエッチングレートよりも大きくなる条件で、少なく
とも前記第１絶縁膜をドライエッチングする工程とを含
み、あらかじめ前記第１の絶縁膜中に、前記ドライエッ
チングを促進する元素を含有させたことをその要旨とす
る。
【０００８】また、請求項３の半導体装置の製造方法
は、請求項１又は２に記載の発明において、前記第１の
絶縁膜がフッ素（Ｆ）を含有するシリコン酸化膜であ
り、前記第２の絶縁膜がシリコン窒化膜であることをそ
の要旨とする。すなわち、あらかじめ第１の絶縁膜中
に、ドライエッチングを促進する元素を含有させたの
で、アスペクト比の高いコンタクトホールであっても第
１の絶縁膜が残ってエッチストップ現象が発生すること
はない。
は、請求項１又は２に記載の発明において、前記第１の
絶縁膜がフッ素（Ｆ）を含有するシリコン酸化膜であ
り、前記第２の絶縁膜がシリコン窒化膜であることをそ
の要旨とする。すなわち、あらかじめ第１の絶縁膜中
に、ドライエッチングを促進する元素を含有させたの
で、アスペクト比の高いコンタクトホールであっても第
１の絶縁膜が残ってエッチストップ現象が発生すること
はない。
【０００９】尚、ドライエッチングを促進する元素と
は、第１の絶縁膜がシリコン酸化膜であった場合はフッ
素（Ｆ）であることが望ましい。
は、第１の絶縁膜がシリコン酸化膜であった場合はフッ
素（Ｆ）であることが望ましい。
【００１０】
【発明の実施の形態】本発明を具体化した実施形態を図
面に基づいて説明する。図１〜図７は本実施形態の半導
体装置におけるコンタクトホールプロセスを示した断面
図であり、以下順を追って説明する。 工程１（図１参照）：単結晶シリコン基板１の上に、ゲ
ート電極２を、基板１の表面にソース・ドレイン領域３
を形成する。
面に基づいて説明する。図１〜図７は本実施形態の半導
体装置におけるコンタクトホールプロセスを示した断面
図であり、以下順を追って説明する。 工程１（図１参照）：単結晶シリコン基板１の上に、ゲ
ート電極２を、基板１の表面にソース・ドレイン領域３
を形成する。
【００１１】次に、基板の表面に減圧ＣＶＤ法を用いて
シリコン酸化膜（ＳｉＯ2）４を形成し、これを全面エ
ッチバックすることにより、ゲート電極２の側壁及び上
部にのみシリコン酸化膜４を残す。減圧ＣＶＤ法におけ
る堆積条件は、例えば、圧力０．７Torr、使用ガス：Ｔ
ＥＯＳ／Ｏ2＝１００／５sccm、基板温度：７４０℃、
堆積速度：約１０nm/minである。
シリコン酸化膜（ＳｉＯ2）４を形成し、これを全面エ
ッチバックすることにより、ゲート電極２の側壁及び上
部にのみシリコン酸化膜４を残す。減圧ＣＶＤ法におけ
る堆積条件は、例えば、圧力０．７Torr、使用ガス：Ｔ
ＥＯＳ／Ｏ2＝１００／５sccm、基板温度：７４０℃、
堆積速度：約１０nm/minである。
【００１２】工程２（図２参照）：基板１の表面に、減
圧ＣＶＤ法を用いて、膜厚１００ｎｍのシリコン窒化膜
（ＳｉＮ）５を堆積する。堆積条件は、例えば、圧力
０．５Torr、使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3＝１５／
１５０sccm、基板温度：７７０℃、堆積速度：約３nm/m
inである。 工程３（図３参照）：シリコン窒化膜５の表面に、プラ
ズマＣＶＤ法を用いて、膜厚２００ｎｍのシリコン酸化
膜６を堆積する。堆積条件は、例えば、圧力２００mTor
r、使用ガス：ＳｉＨ4／Ｏ2／ＳｉＦ4＝２８／１６５／
６４sccm、Ｐｒｆ（プラズマＲＦパワー）：１．５W/cm
2である。
圧ＣＶＤ法を用いて、膜厚１００ｎｍのシリコン窒化膜
（ＳｉＮ）５を堆積する。堆積条件は、例えば、圧力
０．５Torr、使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3＝１５／
１５０sccm、基板温度：７７０℃、堆積速度：約３nm/m
inである。 工程３（図３参照）：シリコン窒化膜５の表面に、プラ
ズマＣＶＤ法を用いて、膜厚２００ｎｍのシリコン酸化
膜６を堆積する。堆積条件は、例えば、圧力２００mTor
r、使用ガス：ＳｉＨ4／Ｏ2／ＳｉＦ4＝２８／１６５／
６４sccm、Ｐｒｆ（プラズマＲＦパワー）：１．５W/cm
2である。
【００１３】このように、使用ガスの一部として、Ｓｉ
Ｆ4ガスを用いることにより、プラズマ中で分解された
Ｆ原子又はＦを含む分子（ＳｉＦ等）が膜中に取り込ま
れる。本実施形態の条件では、約５％のＦが膜中に取り
込まれる。 工程４（図４参照）：シリコン酸化膜６の表面に、プラ
ズマＣＶＤ法を用いて、膜厚２００ｎｍのＢＰＳＧ膜７
を堆積する。堆積条件は、例えば、圧力９Torr、使用ガ
ス：ＴＥＯＳ／Ｏ2＝４５０／５００sccm、基板温度：
３７０℃、Ｐｒｆ：２．５W/cm2、堆積速度：約８５０n
m/minである。
Ｆ4ガスを用いることにより、プラズマ中で分解された
Ｆ原子又はＦを含む分子（ＳｉＦ等）が膜中に取り込ま
れる。本実施形態の条件では、約５％のＦが膜中に取り
込まれる。 工程４（図４参照）：シリコン酸化膜６の表面に、プラ
ズマＣＶＤ法を用いて、膜厚２００ｎｍのＢＰＳＧ膜７
を堆積する。堆積条件は、例えば、圧力９Torr、使用ガ
ス：ＴＥＯＳ／Ｏ2＝４５０／５００sccm、基板温度：
３７０℃、Ｐｒｆ：２．５W/cm2、堆積速度：約８５０n
m/minである。
【００１４】工程５（図５参照）：コンタクトホール形
成のためのレジストパターン８を形成した後、このレジ
ストパターン８をマスクとして、ＲＩＥ（Reactive Ion
Etching）法を用いたドライエッチングを行う。エッチ
ング条件としては、使用ガス：Ｃ4Ｆ8／Ａｒ＝２０／２
５０sccm、圧力：５mTorr、μ波パワー：１．８kW、基
板バイアス：３W/cm2である。ここでは、まずＢＰＳＧ
膜７がエッチングされる。
成のためのレジストパターン８を形成した後、このレジ
ストパターン８をマスクとして、ＲＩＥ（Reactive Ion
Etching）法を用いたドライエッチングを行う。エッチ
ング条件としては、使用ガス：Ｃ4Ｆ8／Ａｒ＝２０／２
５０sccm、圧力：５mTorr、μ波パワー：１．８kW、基
板バイアス：３W/cm2である。ここでは、まずＢＰＳＧ
膜７がエッチングされる。
【００１５】工程６（図６参照）：更に、ＢＰＳＧ膜７
に続いて、シリコン酸化膜６もエッチング除去する。こ
のとき、上述のエッチング条件では、シリコン酸化膜６
のエッチングレート（５００nm/min）がシリコン窒化膜
５のエッチングレート（１０nm/min）よりも大きいの
で、まず、シリコン窒化膜５の周囲が露出すると、その
ままシリコン窒化膜５の形状に沿って、ホールの中央方
向にエッチングが進行する。
に続いて、シリコン酸化膜６もエッチング除去する。こ
のとき、上述のエッチング条件では、シリコン酸化膜６
のエッチングレート（５００nm/min）がシリコン窒化膜
５のエッチングレート（１０nm/min）よりも大きいの
で、まず、シリコン窒化膜５の周囲が露出すると、その
ままシリコン窒化膜５の形状に沿って、ホールの中央方
向にエッチングが進行する。
【００１６】エッチングが進行すると、アスペクト比が
更に大きくなるため、エッチングレートが低下し遂には
ストップしてしまうエッチストップ現象が発生しやすい
が、本実施形態にあっては、あらかじめシリコン酸化膜
６の膜中にＦを含有させてあるので、エッチング時にこ
のＦが放出され、そのＦがエッチングを促進する。従っ
て、エッチストップ現象が発生することなく、シリコン
酸化膜６を完全に除去することができる。
更に大きくなるため、エッチングレートが低下し遂には
ストップしてしまうエッチストップ現象が発生しやすい
が、本実施形態にあっては、あらかじめシリコン酸化膜
６の膜中にＦを含有させてあるので、エッチング時にこ
のＦが放出され、そのＦがエッチングを促進する。従っ
て、エッチストップ現象が発生することなく、シリコン
酸化膜６を完全に除去することができる。
【００１７】工程７（図７参照）：ＥＣＲエッチング装
置によるＲＩＥ法を用いたドライエッチングによりシリ
コン窒化膜５をエッチングする。この時のエッチング条
件としては、使用ガス：ＣＨ2Ｆ2／Ｏ2／Ａｒ＝２０／
５／２５０sccm、圧力：５mTorr、μ波パワー：１．８k
W、基板バイアス：２W/cm2である。このエッチング条件
では、シリコン窒化膜５のエッチングレート（２５０nm
/min）がシリコン酸化膜４のエッチングレート（１００
nm/min）よりも大きいので、シリコン窒化膜５のみが選
択的に除去される。
置によるＲＩＥ法を用いたドライエッチングによりシリ
コン窒化膜５をエッチングする。この時のエッチング条
件としては、使用ガス：ＣＨ2Ｆ2／Ｏ2／Ａｒ＝２０／
５／２５０sccm、圧力：５mTorr、μ波パワー：１．８k
W、基板バイアス：２W/cm2である。このエッチング条件
では、シリコン窒化膜５のエッチングレート（２５０nm
/min）がシリコン酸化膜４のエッチングレート（１００
nm/min）よりも大きいので、シリコン窒化膜５のみが選
択的に除去される。
【００１８】こうして、コンタクトホール９の形成が完
了する。尚、本発明は以上の実施形態に限定されるもの
ではなく、以下のように変更しても同様の作用効果を奏
する。 （１）シリコン酸化膜４の上にシリコン窒化膜５を形成
するのではなく、図８に示す通り、シリコン酸化膜４に
代えて、シリコン窒化膜５を用いても良い。こうするこ
とにより、上記実施形態におけるシリコン窒化膜５の形
成及び除去工程を省略することができる。
了する。尚、本発明は以上の実施形態に限定されるもの
ではなく、以下のように変更しても同様の作用効果を奏
する。 （１）シリコン酸化膜４の上にシリコン窒化膜５を形成
するのではなく、図８に示す通り、シリコン酸化膜４に
代えて、シリコン窒化膜５を用いても良い。こうするこ
とにより、上記実施形態におけるシリコン窒化膜５の形
成及び除去工程を省略することができる。
【００１９】（２）シリコン酸化膜やシリコン窒化膜は
ＣＶＤ法以外の方法（スパッタ法や蒸着法等のＰＶＤ
法、酸化法）によって形成してもよい。 （３）シリコン酸化膜６中に含有させる元素として、Ｆ
以外にＣＦ2を用いる。
ＣＶＤ法以外の方法（スパッタ法や蒸着法等のＰＶＤ
法、酸化法）によって形成してもよい。 （３）シリコン酸化膜６中に含有させる元素として、Ｆ
以外にＣＦ2を用いる。
【００２０】
【発明の効果】本発明にあっては、あらかじめ第１の絶
縁膜中に、ドライエッチングを促進する元素を含有させ
たので、アスペクト比の高いコンタクトホールであって
も第１の絶縁膜が残ってエッチストップ現象が発生する
ことを防止でき、コンタクト不良などの事故を回避して
素子の信頼性を大幅に向上させることができる。
縁膜中に、ドライエッチングを促進する元素を含有させ
たので、アスペクト比の高いコンタクトホールであって
も第１の絶縁膜が残ってエッチストップ現象が発生する
ことを防止でき、コンタクト不良などの事故を回避して
素子の信頼性を大幅に向上させることができる。
【図１】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図２】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図３】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図４】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図５】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図６】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図７】本発明の実施形態における半導体装置のコンタ
クトホール形成プロセスを示す断面図である。
クトホール形成プロセスを示す断面図である。
【図８】本発明の他の実施形態における半導体装置のコ
ンタクトホール形成プロセスを示す断面図である。
ンタクトホール形成プロセスを示す断面図である。
【図９】従来例の不具合を説明するための半導体装置の
断面図である。
断面図である。
１ 基板 ２ ゲート電極 ３ ソース・ドレイン領域 ４ シリコン酸化膜 ５ シリコン窒化膜（第２の絶縁膜） ６ シリコン酸化膜（第１の絶縁膜） ７ ＢＰＳＧ膜 ８ レジストパターン ９ コンタクトホール
Claims (3)
- 【請求項１】 基板上に形成された第１の絶縁膜をド
ライエッチングするに際し、あらかじめ前記第１の絶縁
膜中に、前記ドライエッチングを促進する元素を含有さ
せたことを特徴とする半導体装置の製造方法。 - 【請求項２】 基板上に第２の絶縁膜を形成する工程
と、 この第２の絶縁膜の上に、第１の絶縁膜を形成する工程
と、 前記第１の絶縁膜のエッチングレートが第２の絶縁膜の
エッチングレートよりも大きくなる条件で、少なくとも
前記第１絶縁膜をドライエッチングする工程とを含み、
あらかじめ前記第１の絶縁膜中に、前記ドライエッチン
グを促進する元素を含有させたことを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記第１の絶縁膜がフッ素（Ｆ）を含有
するシリコン酸化膜であり、前記第２の絶縁膜がシリコ
ン窒化膜であることを特徴とした請求項１又は２に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11342298A JPH11307516A (ja) | 1998-04-23 | 1998-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11342298A JPH11307516A (ja) | 1998-04-23 | 1998-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307516A true JPH11307516A (ja) | 1999-11-05 |
Family
ID=14611847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11342298A Pending JPH11307516A (ja) | 1998-04-23 | 1998-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307516A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613686B2 (en) | 1999-12-21 | 2003-09-02 | Nec Electronics Corporation | Method of etching silicon nitride film and method of producing semiconductor device |
| US7052989B2 (en) | 2000-02-23 | 2006-05-30 | Sanyo Electric Co., Ltd. | Semiconductor device having opening and method of fabricating the same |
| WO2014002965A1 (ja) * | 2012-06-25 | 2014-01-03 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
-
1998
- 1998-04-23 JP JP11342298A patent/JPH11307516A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613686B2 (en) | 1999-12-21 | 2003-09-02 | Nec Electronics Corporation | Method of etching silicon nitride film and method of producing semiconductor device |
| US6893973B2 (en) | 1999-12-21 | 2005-05-17 | Nec Electronics Corporation | Method of etching silicon nitride film and method of producing semiconductor device |
| US7052989B2 (en) | 2000-02-23 | 2006-05-30 | Sanyo Electric Co., Ltd. | Semiconductor device having opening and method of fabricating the same |
| WO2014002965A1 (ja) * | 2012-06-25 | 2014-01-03 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
| KR20150024316A (ko) * | 2012-06-25 | 2015-03-06 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 및 에칭 장치 |
| US9396968B2 (en) | 2012-06-25 | 2016-07-19 | Tokyo Electron Limited | Etching method and etching apparatus |
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