JPH0653334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0653334A JPH0653334A JP20486192A JP20486192A JPH0653334A JP H0653334 A JPH0653334 A JP H0653334A JP 20486192 A JP20486192 A JP 20486192A JP 20486192 A JP20486192 A JP 20486192A JP H0653334 A JPH0653334 A JP H0653334A
- Authority
- JP
- Japan
- Prior art keywords
- film
- deposited
- insulating film
- cvd
- deposited film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 フォト解像能力以下の微細なコンタクトホー
ルを安定した形状で形成する方法を提供することを目的
とする。 【構成】 被接続層１１が形成された半導体基板に層間
絶縁膜１２及び堆積膜１３を連続的に形成する工程と、
堆積膜１３及び層間絶縁膜１２を選択的に異方性エッチ
ングにより除去して接続孔を形成する工程と、少なくと
も前記接続孔内部にCVD絶縁膜１４を被覆する工程と、C
VD絶縁膜１４に対して異方性エッチングを行ない、接続
孔の側面にCVD絶縁膜１４からなる絶縁膜側壁を形成す
る工程とを含むことにより、コンタクトホール形成後、
配線層となる導電膜を堆積するときに、絶縁膜側壁の上
端部が突き出てしまうことなく、またホール開口部が狭
くなることなく、微細なコンタクトホールを配線層の断
線などのない安定した形状で半導体装置が形成できる。
ルを安定した形状で形成する方法を提供することを目的
とする。 【構成】 被接続層１１が形成された半導体基板に層間
絶縁膜１２及び堆積膜１３を連続的に形成する工程と、
堆積膜１３及び層間絶縁膜１２を選択的に異方性エッチ
ングにより除去して接続孔を形成する工程と、少なくと
も前記接続孔内部にCVD絶縁膜１４を被覆する工程と、C
VD絶縁膜１４に対して異方性エッチングを行ない、接続
孔の側面にCVD絶縁膜１４からなる絶縁膜側壁を形成す
る工程とを含むことにより、コンタクトホール形成後、
配線層となる導電膜を堆積するときに、絶縁膜側壁の上
端部が突き出てしまうことなく、またホール開口部が狭
くなることなく、微細なコンタクトホールを配線層の断
線などのない安定した形状で半導体装置が形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に微細なコンタクトホールを形成する方法
に関する。
に係わり、特に微細なコンタクトホールを形成する方法
に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩に伴い、より微
細なコンタクトホール形成が求められている。例えばフ
ォト解像限界以下の開口径を有するコンタクトホールを
形成する従来技術としては、層間絶縁膜上の配線層を接
続する位置にレジストパターンを開口して、これをマス
クとして層間絶縁膜のエッチングを行なった後、ホール
内の前記層間絶縁膜側面に絶縁膜側壁を形成することに
より、実質的にホール開口径を小さくするするという方
法がある。
細なコンタクトホール形成が求められている。例えばフ
ォト解像限界以下の開口径を有するコンタクトホールを
形成する従来技術としては、層間絶縁膜上の配線層を接
続する位置にレジストパターンを開口して、これをマス
クとして層間絶縁膜のエッチングを行なった後、ホール
内の前記層間絶縁膜側面に絶縁膜側壁を形成することに
より、実質的にホール開口径を小さくするするという方
法がある。
【０００３】図４(a)〜(c)に示した工程順断面図を用い
て、従来のコンタクトホール形成方法を説明する一例を
示す。まず図４(a)では、被接続層41上の絶縁膜42にレ
ジストパターンをマスクとしてエッチングを行ないホー
ルを形成した後、低圧CVD酸化膜43を堆積する。ここで
は一例として配線層にシリコン基板上に形成した拡散領
域41、層間絶縁膜としてボロン及びリンを不純物として
含む常圧CVDシリコンガラス膜42（以下BPSG膜と呼
ぶ）、低圧CVD酸化膜として高温酸化膜43（以下HTO膜と
呼ぶ）をそれぞれ用いる。ついで図４(b)では、HTO膜43
に対して異方性エッチングを行なうと、先ほど形成した
ホール側面にはHTO膜からなる絶縁膜側壁44が形成され
る。これによりフォト解像限界以下の開口径を有するコ
ンタクトホールが形成可能となる。この後、図４(c)で
は周知の方法により導電性膜46を堆積し、パターニング
を施すことにより接続が完了する。
て、従来のコンタクトホール形成方法を説明する一例を
示す。まず図４(a)では、被接続層41上の絶縁膜42にレ
ジストパターンをマスクとしてエッチングを行ないホー
ルを形成した後、低圧CVD酸化膜43を堆積する。ここで
は一例として配線層にシリコン基板上に形成した拡散領
域41、層間絶縁膜としてボロン及びリンを不純物として
含む常圧CVDシリコンガラス膜42（以下BPSG膜と呼
ぶ）、低圧CVD酸化膜として高温酸化膜43（以下HTO膜と
呼ぶ）をそれぞれ用いる。ついで図４(b)では、HTO膜43
に対して異方性エッチングを行なうと、先ほど形成した
ホール側面にはHTO膜からなる絶縁膜側壁44が形成され
る。これによりフォト解像限界以下の開口径を有するコ
ンタクトホールが形成可能となる。この後、図４(c)で
は周知の方法により導電性膜46を堆積し、パターニング
を施すことにより接続が完了する。
【０００４】図５(a)〜(c)に示した工程順断面図はもう
一つの従来例として、HTO膜の代わりに常圧CVDシリコン
ガラス膜を堆積したもので、ここでは不純物を含まない
シリコンガラス膜53（以下NSG膜と呼ぶ）を用いてい
る。コンタクトホール形成方法については、HTO膜の代
わりにNSG膜を用いた以外は全く同一である。
一つの従来例として、HTO膜の代わりに常圧CVDシリコン
ガラス膜を堆積したもので、ここでは不純物を含まない
シリコンガラス膜53（以下NSG膜と呼ぶ）を用いてい
る。コンタクトホール形成方法については、HTO膜の代
わりにNSG膜を用いた以外は全く同一である。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、異方性エッチングを行なう際に、HTO膜
はBPSG膜に比べてエッチングレートが低いため、図４
(b)に示すように平坦部のHTO膜がなくなった段階で、HT
O膜に対するオーバーエッチング量以上のBPSG膜がエッ
チング除去されてしまい、HTO膜サイドウォールの上端
部が突き出てしまう。従って次の工程で導電膜を堆積す
る際に、被覆性の悪いスパッタ膜などを用いると、断線
の原因となるという問題点を有していた。
うな構成では、異方性エッチングを行なう際に、HTO膜
はBPSG膜に比べてエッチングレートが低いため、図４
(b)に示すように平坦部のHTO膜がなくなった段階で、HT
O膜に対するオーバーエッチング量以上のBPSG膜がエッ
チング除去されてしまい、HTO膜サイドウォールの上端
部が突き出てしまう。従って次の工程で導電膜を堆積す
る際に、被覆性の悪いスパッタ膜などを用いると、断線
の原因となるという問題点を有していた。
【０００６】またNSG膜を用いた場合には、HTO膜に比べ
ると被覆性が非常に悪いため、図５(a)に示すようにホ
ール開口部が狭くなってしまい、NSG膜サイドウォール5
4を形成した後、導電膜を堆積する際に、被覆性の悪い
スパッタ膜などを用いると、サイドウォールの底部で断
線の原因となるという問題点を有していた。
ると被覆性が非常に悪いため、図５(a)に示すようにホ
ール開口部が狭くなってしまい、NSG膜サイドウォール5
4を形成した後、導電膜を堆積する際に、被覆性の悪い
スパッタ膜などを用いると、サイドウォールの底部で断
線の原因となるという問題点を有していた。
【０００７】本発明は上記問題点に鑑み、微細なコンタ
クトホールを配線層の断線などのない安定した形状で形
成し得る半導体装置の製造方法を提供するものである。
クトホールを配線層の断線などのない安定した形状で形
成し得る半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、被接続層が形成
された半導体基板に層間絶縁膜及び堆積膜を連続的に形
成する工程と、前記堆積膜及び層間絶縁膜を選択的に異
方性エッチングにより除去して接続孔を形成する工程
と、少なくとも前記接続孔内部にCVD絶縁膜を被覆する
工程と、前記CVD絶縁膜に対して異方性エッチングを行
ない、前記接続孔の側面に前記CVD絶縁膜からなる絶縁
膜側壁を形成する工程とを含むことにより、上記目的が
達成される。前記堆積膜はシリコン酸化膜、シリコン窒
化膜、またはこれらの複合膜からなる絶縁膜、またはシ
リコン系膜、高融点金属膜、金属膜またはこれらの複合
膜からなる導電膜であってもよい。前記CVD絶縁膜の被
覆膜厚が、前記接続孔の開口径の半分よりも薄いことを
包含してもよい。前記絶縁膜側壁を形成する異方性エッ
チング工程において、前記堆積膜のエッチングレートが
前記CVD絶縁膜のエッチングレートと同じであるか低い
ことを包含してもよい。
めに本発明の半導体装置の製造方法は、被接続層が形成
された半導体基板に層間絶縁膜及び堆積膜を連続的に形
成する工程と、前記堆積膜及び層間絶縁膜を選択的に異
方性エッチングにより除去して接続孔を形成する工程
と、少なくとも前記接続孔内部にCVD絶縁膜を被覆する
工程と、前記CVD絶縁膜に対して異方性エッチングを行
ない、前記接続孔の側面に前記CVD絶縁膜からなる絶縁
膜側壁を形成する工程とを含むことにより、上記目的が
達成される。前記堆積膜はシリコン酸化膜、シリコン窒
化膜、またはこれらの複合膜からなる絶縁膜、またはシ
リコン系膜、高融点金属膜、金属膜またはこれらの複合
膜からなる導電膜であってもよい。前記CVD絶縁膜の被
覆膜厚が、前記接続孔の開口径の半分よりも薄いことを
包含してもよい。前記絶縁膜側壁を形成する異方性エッ
チング工程において、前記堆積膜のエッチングレートが
前記CVD絶縁膜のエッチングレートと同じであるか低い
ことを包含してもよい。
【０００９】また上記問題点を解決するために本発明の
半導体装置の製造方法は、被接続層が形成された半導体
基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的に異方性エッチングを行ない開
孔を形成する工程と、少なくとも前記開孔内部にCVD堆
積膜を被覆する工程と、前記CVD堆積膜に対して異方性
エッチングを行ない、前記開孔の側面に前記CVD堆積膜
からなる側壁を形成する工程と、前記堆積膜及び前記CV
D堆積膜側壁をマスクとして異方性エッチングを行ない
前記層間絶縁膜を除去して接続孔を形成する工程とを含
むことにより、上記目的が達成される。前記堆積膜はシ
リコン酸化膜、シリコン窒化膜、またはこれらの複合膜
からなる絶縁膜、またはシリコン系膜、高融点金属膜、
金属膜またはこれらの複合膜からなる導電膜であっても
よい。前記CVD堆積膜はシリコン酸化膜、シリコン窒化
膜、またはこれらの複合膜からなる絶縁膜、または前記
CVD堆積膜はシリコン系膜、高融点金属膜、金属膜また
はこれらの複合膜からなる導電膜であってもよい。前記
CVD堆積膜の被覆膜厚が、前記開孔の開口径の半分より
も薄いことを包含してもよい。前記CVD堆積膜側壁を形
成する異方性エッチング工程において、前記堆積膜のエ
ッチングレートが前記CVD堆積膜のエッチングレートと
同じであるか低いことを包含してもよい。前記接続孔を
形成する異方性エッチング工程において、前記層間絶縁
膜のエッチングレートが前記堆積膜及び前記CVD堆積膜
のエッチングレートよりも高いことを包含してもよい。
半導体装置の製造方法は、被接続層が形成された半導体
基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的に異方性エッチングを行ない開
孔を形成する工程と、少なくとも前記開孔内部にCVD堆
積膜を被覆する工程と、前記CVD堆積膜に対して異方性
エッチングを行ない、前記開孔の側面に前記CVD堆積膜
からなる側壁を形成する工程と、前記堆積膜及び前記CV
D堆積膜側壁をマスクとして異方性エッチングを行ない
前記層間絶縁膜を除去して接続孔を形成する工程とを含
むことにより、上記目的が達成される。前記堆積膜はシ
リコン酸化膜、シリコン窒化膜、またはこれらの複合膜
からなる絶縁膜、またはシリコン系膜、高融点金属膜、
金属膜またはこれらの複合膜からなる導電膜であっても
よい。前記CVD堆積膜はシリコン酸化膜、シリコン窒化
膜、またはこれらの複合膜からなる絶縁膜、または前記
CVD堆積膜はシリコン系膜、高融点金属膜、金属膜また
はこれらの複合膜からなる導電膜であってもよい。前記
CVD堆積膜の被覆膜厚が、前記開孔の開口径の半分より
も薄いことを包含してもよい。前記CVD堆積膜側壁を形
成する異方性エッチング工程において、前記堆積膜のエ
ッチングレートが前記CVD堆積膜のエッチングレートと
同じであるか低いことを包含してもよい。前記接続孔を
形成する異方性エッチング工程において、前記層間絶縁
膜のエッチングレートが前記堆積膜及び前記CVD堆積膜
のエッチングレートよりも高いことを包含してもよい。
【００１０】また上記問題点を解決するために本発明の
半導体装置の製造方法は、被接続層が形成された半導体
基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的にエッチングを行ない、前記堆
積膜にテーパ状の側壁を有する開孔を形成する工程と、
前記堆積膜をマスクとして異方性エッチングを行ない前
記層間絶縁膜を選択的に除去して接続孔を形成する工程
とを含むことにより、上記目的が達成される。前記堆積
膜はシリコン酸化膜、シリコン窒化膜、またはこれらの
複合膜からなる絶縁膜、または前記堆積膜はシリコン系
膜、高融点金属膜、金属膜またはこれらの複合膜からな
る導電膜であってもよい。前記堆積膜に順テーパ状の側
壁を有する孔を形成する工程において、開孔底部の開口
径がエッチング時のマスク材の開口径よりも小さいこと
を包含してもよい。
半導体装置の製造方法は、被接続層が形成された半導体
基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的にエッチングを行ない、前記堆
積膜にテーパ状の側壁を有する開孔を形成する工程と、
前記堆積膜をマスクとして異方性エッチングを行ない前
記層間絶縁膜を選択的に除去して接続孔を形成する工程
とを含むことにより、上記目的が達成される。前記堆積
膜はシリコン酸化膜、シリコン窒化膜、またはこれらの
複合膜からなる絶縁膜、または前記堆積膜はシリコン系
膜、高融点金属膜、金属膜またはこれらの複合膜からな
る導電膜であってもよい。前記堆積膜に順テーパ状の側
壁を有する孔を形成する工程において、開孔底部の開口
径がエッチング時のマスク材の開口径よりも小さいこと
を包含してもよい。
【００１１】
【作用】本発明は上記した構成によって、コンタクトホ
ール形成後、配線層となる導電膜を堆積するときに、サ
イドウォールの上端部が突き出てしまうことなく、また
ホール開口部が狭くなることなく、微細なコンタクトホ
ールを配線層の断線などのない安定した形状で半導体装
置が形成できる。
ール形成後、配線層となる導電膜を堆積するときに、サ
イドウォールの上端部が突き出てしまうことなく、また
ホール開口部が狭くなることなく、微細なコンタクトホ
ールを配線層の断線などのない安定した形状で半導体装
置が形成できる。
【００１２】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１３】（実施例１）図１(a)〜(c)は本発明の第１
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
【００１４】まず図１(a)では、被接続層となる導電膜1
1上に絶縁膜12を堆積し、続いて堆積膜13を連続的に形
成した後、フォトレジスト15により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
11にシリコン基板上に形成した拡散領域、絶縁膜12とし
て500nm厚さのBPSG膜、堆積膜13として50nm厚さのシリ
コン窒化膜（以下SiN膜と呼ぶ）をそれぞれ用いた。
1上に絶縁膜12を堆積し、続いて堆積膜13を連続的に形
成した後、フォトレジスト15により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
11にシリコン基板上に形成した拡散領域、絶縁膜12とし
て500nm厚さのBPSG膜、堆積膜13として50nm厚さのシリ
コン窒化膜（以下SiN膜と呼ぶ）をそれぞれ用いた。
【００１５】図１(b)では、フォトレジスト15のホール
パターンをマスクとして、前記SiN膜及びBPSG膜を順に
異方性エッチングを行ない、コンタクトホールを形成し
た後、フォト解像能力以下の微細なコンタクトホール
（ここでは300nm径）を形成するために、CVD絶縁膜14と
して被覆性の良いHTO膜を100nmの膜厚で堆積する。
パターンをマスクとして、前記SiN膜及びBPSG膜を順に
異方性エッチングを行ない、コンタクトホールを形成し
た後、フォト解像能力以下の微細なコンタクトホール
（ここでは300nm径）を形成するために、CVD絶縁膜14と
して被覆性の良いHTO膜を100nmの膜厚で堆積する。
【００１６】図１(c)では、ついでHTO膜に対して異方性
エッチングを行なうと、先ほど形成したホール側面には
HTO膜からなる100nm幅のサイドウォール16が形成され
る。この異方性エッチングを行なう時、確実にコンタク
トホール底部の絶縁膜(HTO膜)を除去するために、堆積
したHTO膜厚以上にオーバーエッチングを施すが、酸化
膜系の異方性エッチングではSiN膜のエッチングレート
は低いため、例えばHTO膜とSiN膜のエッチングレート比
を２：１とすると、50％のオーバーエッチングを施して
もSiN膜は25nmの厚さ分残り、HTO膜サイドウォールの上
端部が50nm下がるため、サイドウォールの上端部が絶縁
膜の表面高さよりも突き出てしまうことなく、微細なコ
ンタクトホールを配線層の断線などのない安定した形状
で半導体装置が形成できる。この後、周知の方法により
導電性膜を堆積し、パターニングを施すことにより接続
が完了する。
エッチングを行なうと、先ほど形成したホール側面には
HTO膜からなる100nm幅のサイドウォール16が形成され
る。この異方性エッチングを行なう時、確実にコンタク
トホール底部の絶縁膜(HTO膜)を除去するために、堆積
したHTO膜厚以上にオーバーエッチングを施すが、酸化
膜系の異方性エッチングではSiN膜のエッチングレート
は低いため、例えばHTO膜とSiN膜のエッチングレート比
を２：１とすると、50％のオーバーエッチングを施して
もSiN膜は25nmの厚さ分残り、HTO膜サイドウォールの上
端部が50nm下がるため、サイドウォールの上端部が絶縁
膜の表面高さよりも突き出てしまうことなく、微細なコ
ンタクトホールを配線層の断線などのない安定した形状
で半導体装置が形成できる。この後、周知の方法により
導電性膜を堆積し、パターニングを施すことにより接続
が完了する。
【００１７】なお本実施例では、被接続層11にシリコン
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜12として
BPSG膜、堆積膜13としてSiN膜、CVD絶縁膜14としてHTO
膜を用いたが、これに限るものではない。特に堆積膜13
としては、シリコン酸化膜、シリコン窒化膜、またはこ
れらの複合膜からなる絶縁膜であっても、シリコン系
膜、高融点金属、金属膜またはこれらの複合膜からなる
導電膜であっても全く問題ない。例えば堆積膜としてHT
O膜を用いても同等の効果が得られる。すなわち、堆積
膜13のエッチングレートがCVD絶縁膜14のエッチングレ
ートと同じであるか低いことを満足すれば、本発明の第
１の実施例において全く同等の効果が得られる。また各
種膜厚に関してもこれに限らないことは言うまでもな
い。堆積膜とCVD絶縁膜のエッチングレート比と、CVD絶
縁膜に対するオーバーエッチング量から、仕上がりの形
状を見積ることにより容易に各種膜厚を設定できる。
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜12として
BPSG膜、堆積膜13としてSiN膜、CVD絶縁膜14としてHTO
膜を用いたが、これに限るものではない。特に堆積膜13
としては、シリコン酸化膜、シリコン窒化膜、またはこ
れらの複合膜からなる絶縁膜であっても、シリコン系
膜、高融点金属、金属膜またはこれらの複合膜からなる
導電膜であっても全く問題ない。例えば堆積膜としてHT
O膜を用いても同等の効果が得られる。すなわち、堆積
膜13のエッチングレートがCVD絶縁膜14のエッチングレ
ートと同じであるか低いことを満足すれば、本発明の第
１の実施例において全く同等の効果が得られる。また各
種膜厚に関してもこれに限らないことは言うまでもな
い。堆積膜とCVD絶縁膜のエッチングレート比と、CVD絶
縁膜に対するオーバーエッチング量から、仕上がりの形
状を見積ることにより容易に各種膜厚を設定できる。
【００１８】（実施例２）図２(a)〜(c)は本発明の第２
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
【００１９】まず図２(a)では、被接続層21となる導電
膜上に絶縁膜22を堆積し、続いて堆積膜23を連続的に形
成した後、フォトレジスト25により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
21にシリコン基板上に形成した拡散領域、絶縁膜22とし
て500nm厚さのBPSG膜、堆積膜23として100nm厚さの第１
の導電性ポリシリコン膜をそれぞれ用いた。
膜上に絶縁膜22を堆積し、続いて堆積膜23を連続的に形
成した後、フォトレジスト25により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
21にシリコン基板上に形成した拡散領域、絶縁膜22とし
て500nm厚さのBPSG膜、堆積膜23として100nm厚さの第１
の導電性ポリシリコン膜をそれぞれ用いた。
【００２０】図２(b)では、フォトレジスト25のホール
パターンをマスクとして、前記第１の導電性ポリシリコ
ン膜に異方性エッチングを行ない、選択的にホールを形
成した後、フォト解像能力以下の微細なコンタクトホー
ル（ここでは300nm径）を形成するために、CVD堆積膜24
として被覆性の良い第２の導電性ポリシリコン膜を100n
mの膜厚で堆積する。
パターンをマスクとして、前記第１の導電性ポリシリコ
ン膜に異方性エッチングを行ない、選択的にホールを形
成した後、フォト解像能力以下の微細なコンタクトホー
ル（ここでは300nm径）を形成するために、CVD堆積膜24
として被覆性の良い第２の導電性ポリシリコン膜を100n
mの膜厚で堆積する。
【００２１】ついで図２(c)では、前記第２の導電性ポ
リシリコン膜に対して異方性エッチングを行なうと、先
ほど形成したホール側面には前記第２の導電性ポリシリ
コン膜からなる100nm幅のサイドウォール26が形成され
る。この異方性エッチングを行なう時、確実にコンタク
トホール底部の前記第２の導電性ポリシリコン膜を除去
するために、堆積した前記第２の導電性ポリシリコン膜
厚以上にオーバーエッチングを施すが、本実施例の場
合、堆積膜23である第１の導電性ポリシリコン膜とCVD
堆積膜24である第２の導電性ポリシリコン膜は全く同一
膜種であるために、50％のオーバーエッチングを施して
も第１の導電性ポリシリコン膜は50nmの厚さ分残り、し
かも第２の導電性ポリシリコン膜からなるサイドウォー
ルの上端部は第１の導電性ポリシリコン膜の表面高さと
同一になり、微細なコンタクトホールを配線層の断線な
どのない安定した形状で半導体装置が形成できる。
リシリコン膜に対して異方性エッチングを行なうと、先
ほど形成したホール側面には前記第２の導電性ポリシリ
コン膜からなる100nm幅のサイドウォール26が形成され
る。この異方性エッチングを行なう時、確実にコンタク
トホール底部の前記第２の導電性ポリシリコン膜を除去
するために、堆積した前記第２の導電性ポリシリコン膜
厚以上にオーバーエッチングを施すが、本実施例の場
合、堆積膜23である第１の導電性ポリシリコン膜とCVD
堆積膜24である第２の導電性ポリシリコン膜は全く同一
膜種であるために、50％のオーバーエッチングを施して
も第１の導電性ポリシリコン膜は50nmの厚さ分残り、し
かも第２の導電性ポリシリコン膜からなるサイドウォー
ルの上端部は第１の導電性ポリシリコン膜の表面高さと
同一になり、微細なコンタクトホールを配線層の断線な
どのない安定した形状で半導体装置が形成できる。
【００２２】この後、第１の導電性ポリシリコン膜と第
２の導電性ポリシリコン膜サイドウォールをマスクとし
て、異方性エッチングを行なうことによりBPSG膜をエッ
チング除去し、周知の方法により導電性膜を堆積し、パ
ターニングを施すことにより接続が完了する。ここでBP
SG膜の異方性エッチングにおいては、一般に酸化膜系の
異方性エッチングではポリシリコン膜に対するエッチン
グレートは約20以上と非常に高いため、ポリシリコン膜
マスクはほとんど膜減りすることなくコンタクトホール
形成可能である。
２の導電性ポリシリコン膜サイドウォールをマスクとし
て、異方性エッチングを行なうことによりBPSG膜をエッ
チング除去し、周知の方法により導電性膜を堆積し、パ
ターニングを施すことにより接続が完了する。ここでBP
SG膜の異方性エッチングにおいては、一般に酸化膜系の
異方性エッチングではポリシリコン膜に対するエッチン
グレートは約20以上と非常に高いため、ポリシリコン膜
マスクはほとんど膜減りすることなくコンタクトホール
形成可能である。
【００２３】なお本実施例では、被接続層21にシリコン
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜22として
BPSG膜、堆積膜23として導電性ポリシリコン膜、CVD堆
積膜24として導電性ポリシリコン膜を用いたが、これに
限るものではない。特に堆積膜23及びCVD堆積膜24とし
ては、シリコン酸化膜、シリコン窒化膜、またはこれら
の複合膜からなる絶縁膜であっても、シリコン系膜、高
融点金属、金属膜またはこれらの複合膜からなる導電
膜、さらに絶縁膜と導電膜の組み合わせであっても全く
問題ない。すなわちCVD堆積膜側壁26を形成する異方性
エッチング工程において、堆積膜23のエッチングレート
がCVD堆積膜24のエッチングレートと同じであるか低い
ことを満足すればよい。また前記接続孔を形成する異方
性エッチング工程において、絶縁膜22のエッチングレー
トが堆積膜23及びCVD堆積膜24のエッチングレートより
も高いことを満足すればよい。また各種膜厚に関しても
これに限らないことは言うまでもない。各種異方性エッ
チング時における絶縁膜22、堆積膜23及びCVD堆積膜24
のエッチングレート比と、堆積膜23及びCVD堆積膜24に
対するオーバーエッチング量の関係から、仕上がりの形
状を見積ることにより容易に各種膜厚を設定できる。
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜22として
BPSG膜、堆積膜23として導電性ポリシリコン膜、CVD堆
積膜24として導電性ポリシリコン膜を用いたが、これに
限るものではない。特に堆積膜23及びCVD堆積膜24とし
ては、シリコン酸化膜、シリコン窒化膜、またはこれら
の複合膜からなる絶縁膜であっても、シリコン系膜、高
融点金属、金属膜またはこれらの複合膜からなる導電
膜、さらに絶縁膜と導電膜の組み合わせであっても全く
問題ない。すなわちCVD堆積膜側壁26を形成する異方性
エッチング工程において、堆積膜23のエッチングレート
がCVD堆積膜24のエッチングレートと同じであるか低い
ことを満足すればよい。また前記接続孔を形成する異方
性エッチング工程において、絶縁膜22のエッチングレー
トが堆積膜23及びCVD堆積膜24のエッチングレートより
も高いことを満足すればよい。また各種膜厚に関しても
これに限らないことは言うまでもない。各種異方性エッ
チング時における絶縁膜22、堆積膜23及びCVD堆積膜24
のエッチングレート比と、堆積膜23及びCVD堆積膜24に
対するオーバーエッチング量の関係から、仕上がりの形
状を見積ることにより容易に各種膜厚を設定できる。
【００２４】（実施例３）図３(a)〜(c)は本発明の第３
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
の実施例における半導体装置の製造方法の工程順断面図
を示すものである。
【００２５】まず図３(a)では、被接続層31となる導電
膜上に絶縁膜32を堆積し、続いて堆積膜33を連続的に形
成した後、フォトレジスト35により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
31にシリコン基板上に形成した拡散領域、絶縁膜32とし
て500nm厚さのBPSG膜、堆積膜33として100nm厚さの導電
性ポリシリコン膜をそれぞれ用いた。
膜上に絶縁膜32を堆積し、続いて堆積膜33を連続的に形
成した後、フォトレジスト35により例えば500nm径のホ
ールパターンを形成する。ここでは一例として被接続層
31にシリコン基板上に形成した拡散領域、絶縁膜32とし
て500nm厚さのBPSG膜、堆積膜33として100nm厚さの導電
性ポリシリコン膜をそれぞれ用いた。
【００２６】図３(b)では、フォトレジスト35のホール
パターンをマスクとして、前記導電性ポリシリコン膜ホ
ールの側面が順テーパ状となるようにエッチングを行な
う。ここでフォト解像能力以下の微細なコンタクトホー
ル（ここでは300nm径）を達成するためには、ホール底
部の開口径が300nm径となるように加工する必要があ
る。この時ホール上部の開口径がレジストパターン底部
より拡がっていても大きな問題ではないため、等方性エ
ッチングを用いてもよい。
パターンをマスクとして、前記導電性ポリシリコン膜ホ
ールの側面が順テーパ状となるようにエッチングを行な
う。ここでフォト解像能力以下の微細なコンタクトホー
ル（ここでは300nm径）を達成するためには、ホール底
部の開口径が300nm径となるように加工する必要があ
る。この時ホール上部の開口径がレジストパターン底部
より拡がっていても大きな問題ではないため、等方性エ
ッチングを用いてもよい。
【００２７】図３(c)では、前記導電性ポリシリコン膜
ホールをマスクとしてBPSG膜に対して異方性エッチング
を行なうと、コンタクトホールが形成される。この方法
により、サイドウォールの上端部が最表面高さよりも突
き出てしまうことなく、微細なコンタクトホールを配線
層の断線などのない安定した形状で半導体装置が形成で
きる。この後、周知の方法により導電性膜を堆積し、パ
ターニングを施すことにより接続が完了する。
ホールをマスクとしてBPSG膜に対して異方性エッチング
を行なうと、コンタクトホールが形成される。この方法
により、サイドウォールの上端部が最表面高さよりも突
き出てしまうことなく、微細なコンタクトホールを配線
層の断線などのない安定した形状で半導体装置が形成で
きる。この後、周知の方法により導電性膜を堆積し、パ
ターニングを施すことにより接続が完了する。
【００２８】なお本実施例では、被接続層31にシリコン
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜32として
BPSG膜、堆積膜33として導電性ポリシリコン膜を用いた
が、これに限るものではない。特に堆積膜33としては、
シリコン酸化膜、シリコン窒化膜、またはこれらの複合
膜からなる絶縁膜であっても、シリコン系膜、高融点金
属、金属膜またはこれらの複合膜からなる導電膜であっ
ても全く問題ない。また各種膜厚に関してもこれに限ら
ないことは言うまでもない。
基板上に形成した拡散領域を用いて説明したが、その他
の導電性配線層であっても同等の効果が得られることは
言うまでもない。また本実施例では層間絶縁膜32として
BPSG膜、堆積膜33として導電性ポリシリコン膜を用いた
が、これに限るものではない。特に堆積膜33としては、
シリコン酸化膜、シリコン窒化膜、またはこれらの複合
膜からなる絶縁膜であっても、シリコン系膜、高融点金
属、金属膜またはこれらの複合膜からなる導電膜であっ
ても全く問題ない。また各種膜厚に関してもこれに限ら
ないことは言うまでもない。
【００２９】
【発明の効果】以上のように本発明は、被接続層が形成
された半導体基板に層間絶縁膜及び堆積膜を連続的に形
成する工程と、前記堆積膜及び層間絶縁膜を選択的に異
方性エッチングにより除去して接続孔を形成する工程
と、少なくとも前記接続孔内部にCVD絶縁膜を被覆する
工程と、前記CVD絶縁膜に対して異方性エッチングを行
ない、前記接続孔の側面に前記CVD絶縁膜からなる絶縁
膜側壁を形成する工程とを含むことにより、コンタクト
ホール形成後、配線層となる導電膜を堆積するときに、
サイドウォールの上端部が突き出てしまうことなく、ま
たホール開口部が狭くなることなく形成することによ
り、微細なコンタクトホールを配線層の断線などのない
安定した形状で半導体装置が形成できる。
された半導体基板に層間絶縁膜及び堆積膜を連続的に形
成する工程と、前記堆積膜及び層間絶縁膜を選択的に異
方性エッチングにより除去して接続孔を形成する工程
と、少なくとも前記接続孔内部にCVD絶縁膜を被覆する
工程と、前記CVD絶縁膜に対して異方性エッチングを行
ない、前記接続孔の側面に前記CVD絶縁膜からなる絶縁
膜側壁を形成する工程とを含むことにより、コンタクト
ホール形成後、配線層となる導電膜を堆積するときに、
サイドウォールの上端部が突き出てしまうことなく、ま
たホール開口部が狭くなることなく形成することによ
り、微細なコンタクトホールを配線層の断線などのない
安定した形状で半導体装置が形成できる。
【００３０】また本発明は、被接続層が形成された半導
体基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的に異方性エッチングを行ない開
孔を形成する工程と、少なくとも前記開孔内部にCVD堆
積膜を被覆する工程と、前記CVD堆積膜に対して異方性
エッチングを行ない、前記開孔の側面に前記CVD堆積膜
からなる側壁を形成する工程と、前記堆積膜及び前記CV
D堆積膜側壁をマスクとして異方性エッチングを行ない
前記層間絶縁膜を除去して接続孔を形成する工程とを含
むことより、上記効果が達成される。
体基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的に異方性エッチングを行ない開
孔を形成する工程と、少なくとも前記開孔内部にCVD堆
積膜を被覆する工程と、前記CVD堆積膜に対して異方性
エッチングを行ない、前記開孔の側面に前記CVD堆積膜
からなる側壁を形成する工程と、前記堆積膜及び前記CV
D堆積膜側壁をマスクとして異方性エッチングを行ない
前記層間絶縁膜を除去して接続孔を形成する工程とを含
むことより、上記効果が達成される。
【００３１】また本発明は、被接続層が形成された半導
体基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的にエッチングを行ない、前記堆
積膜にテーパ状の側壁を有する開孔を形成する工程と、
前記堆積膜をマスクとして異方性エッチングを行ない前
記層間絶縁膜を選択的に除去して接続孔を形成する工程
とを含むことにより、上記効果が達成される。
体基板に層間絶縁膜及び堆積膜を連続的に形成する工程
と、前記堆積膜を選択的にエッチングを行ない、前記堆
積膜にテーパ状の側壁を有する開孔を形成する工程と、
前記堆積膜をマスクとして異方性エッチングを行ない前
記層間絶縁膜を選択的に除去して接続孔を形成する工程
とを含むことにより、上記効果が達成される。
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程順断面図
造方法の工程順断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法の工程順断面図
造方法の工程順断面図
【図３】本発明の第３の実施例における半導体装置の製
造方法の工程順断面図
造方法の工程順断面図
【図４】本発明の第１の従来例における半導体装置の製
造方法の工程順断面図
造方法の工程順断面図
【図５】本発明の第２の従来例における半導体装置の製
造方法の工程順断面図
造方法の工程順断面図
１１、２１、３１、４１、５１ 被接続層（拡散領域） １２、２２、３２、４３、５３ 絶縁膜（BPSG膜） １３ 堆積膜（SiN膜） １４ CVD絶縁膜（HTO膜） ２３ 堆積膜（第１の導電性ポリシリコン膜） ２４ CVD堆積膜（第２の導電性ポリシリコン膜） ３３ 堆積膜（導電性ポリシリコン膜） ４３ HTO膜 ５３ NSG膜
Claims (15)
- 【請求項１】被接続層が形成された半導体基板に層間絶
縁膜及び堆積膜を連続的に形成する工程と、前記堆積膜
及び層間絶縁膜を選択的に異方性エッチングにより除去
して接続孔を形成する工程と、少なくとも前記接続孔内
部にCVD絶縁膜を被覆する工程と、前記CVD絶縁膜に対し
て異方性エッチングを行ない、前記接続孔の側面に前記
CVD絶縁膜からなる絶縁膜側壁を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】被接続層が形成された半導体基板に層間絶
縁膜及び堆積膜を連続的に形成する工程と、前記堆積膜
を選択的に異方性エッチングを行ない開孔を形成する工
程と、少なくとも前記開孔内部にCVD堆積膜を被覆する
工程と、前記CVD堆積膜に対して異方性エッチングを行
ない、前記開孔の側面に前記CVD堆積膜からなる側壁を
形成する工程と、前記堆積膜及び前記CVD堆積膜側壁を
マスクとして異方性エッチングを行ない前記層間絶縁膜
を除去して接続孔を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３】被接続層が形成された半導体基板に層間絶
縁膜及び堆積膜を連続的に形成する工程と、前記堆積膜
を選択的にエッチングを行ない、前記堆積膜にテーパ状
の側壁を有する開孔を形成する工程と、前記堆積膜をマ
スクとして異方性エッチングを行ない前記層間絶縁膜を
選択的に除去して接続孔を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項４】請求項１叉は２記載の堆積膜はシリコン酸
化膜、シリコン窒化膜、またはこれらの複合膜からなる
絶縁膜であることを特徴とする半導体装置の製造方法。 - 【請求項５】請求項１叉は２記載の堆積膜はシリコン系
膜、高融点金属膜、金属膜またはこれらの複合膜からな
る導電膜であることを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項１記載のCVD絶縁膜の被覆膜厚が、
接続孔の開口径の半分よりも薄いことを特徴とする半導
体装置の製造方法。 - 【請求項７】請求項１記載の絶縁膜側壁を形成する異方
性エッチング工程において、堆積膜のエッチングレート
がCVD絶縁膜のエッチングレートと同じであるか低いこ
とを特徴とする半導体装置の製造方法。 - 【請求項８】請求項２記載のCVD堆積膜はシリコン酸化
膜、シリコン窒化膜、またはこれらの複合膜からなる絶
縁膜であることを特徴とする半導体装置の製造方法。 - 【請求項９】請求項２記載のCVD堆積膜はシリコン系
膜、高融点金属膜、金属膜またはこれらの複合膜からな
る導電膜であることを特徴とする半導体装置の製造方
法。 - 【請求項１０】請求項２記載のCVD堆積膜の被覆膜厚
が、開孔の開口径の半分よりも薄いことを特徴とする半
導体装置の製造方法。 - 【請求項１１】請求項２記載のCVD堆積膜側壁を形成す
る異方性エッチング工程において、堆積膜のエッチング
レートがCVD堆積膜のエッチングレートと同じであるか
低いことを特徴とする半導体装置の製造方法。 - 【請求項１２】請求項２記載の接続孔を形成する異方性
エッチング工程において、層間絶縁膜のエッチングレー
トが堆積膜及び前記CVD堆積膜のエッチングレートより
も高いことを特徴とする半導体装置の製造方法。 - 【請求項１３】請求項３記載の堆積膜はシリコン酸化
膜、シリコン窒化膜、またはこれらの複合膜からなる絶
縁膜であることを特徴とする半導体装置の製造方法。 - 【請求項１４】請求項３記載の堆積膜はシリコン系膜、
高融点金属膜、金属膜またはこれらの複合膜からなる導
電膜であることを特徴とする半導体装置の製造方法。 - 【請求項１５】請求項３記載の堆積膜に順テーパ状の側
壁を有する開孔を形成する工程において、開孔底部の開
口径がエッチング時のマスク材の開口径よりも小さいこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20486192A JPH0653334A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20486192A JPH0653334A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653334A true JPH0653334A (ja) | 1994-02-25 |
Family
ID=16497614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20486192A Pending JPH0653334A (ja) | 1992-07-31 | 1992-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653334A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104138A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置およびその製造方法 |
| US6001734A (en) * | 1996-09-20 | 1999-12-14 | Nec Corporation | Formation method of contact/ through hole |
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN112786526A (zh) * | 2019-11-11 | 2021-05-11 | 长鑫存储技术有限公司 | 半导体存储器件的制造方法及半导体存储器件 |
| CN116960064A (zh) * | 2023-09-20 | 2023-10-27 | 深圳市新凯来技术有限公司 | 半导体结构的制备方法 |
-
1992
- 1992-07-31 JP JP20486192A patent/JPH0653334A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH104138A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置およびその製造方法 |
| US6011308A (en) * | 1996-06-14 | 2000-01-04 | Nec Corporation | Semiconductor device having a barrier film formed to prevent the entry of moisture and method of manufacturing the same |
| US6001734A (en) * | 1996-09-20 | 1999-12-14 | Nec Corporation | Formation method of contact/ through hole |
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN112786526A (zh) * | 2019-11-11 | 2021-05-11 | 长鑫存储技术有限公司 | 半导体存储器件的制造方法及半导体存储器件 |
| CN116960064A (zh) * | 2023-09-20 | 2023-10-27 | 深圳市新凯来技术有限公司 | 半导体结构的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09181180A (ja) | 半導体集積回路及びその製造方法 | |
| JP3571784B2 (ja) | 半導体装置の配線形成方法 | |
| JPH0563940B2 (ja) | ||
| US6211557B1 (en) | Contact structure using taper contact etching and polycide step | |
| JPH08195384A (ja) | 半導体装置の製造方法 | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH1041389A (ja) | 半導体装置の製造方法 | |
| JP2650313B2 (ja) | ドライエッチング方法 | |
| JP2001118927A (ja) | 半導体装置およびその製造方法 | |
| JPH07240466A (ja) | 半導体装置の製造方法 | |
| JPH05299397A (ja) | 金属プラグの形成方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| JPH0483336A (ja) | 半導体装置の製造方法 | |
| US7205243B2 (en) | Process for producing a mask on a substrate | |
| JPH11154702A (ja) | 半導体装置及びその製造方法 | |
| JPH03248429A (ja) | 半導体装置の製造方法 | |
| JPS63296353A (ja) | コンタクトホ−ル形成方法 | |
| JP2659980B2 (ja) | 半導体装置の製造方法 | |
| JP2000156367A (ja) | ドライエッチング方法 | |
| JPH0376127A (ja) | 半導体装置の製造方法 | |
| JPH11307516A (ja) | 半導体装置の製造方法 | |
| JPH03297134A (ja) | パターン形成方法 | |
| JPH05226278A (ja) | 半導体装置の製造方法 | |
| JPH05259132A (ja) | 半導体装置の製造方法 | |
| JPH08124907A (ja) | 半導体装置の製造方法 |