CN116960064A - 半导体结构的制备方法 - Google Patents

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Abstract

本申请提供一种半导体结构的制备方法，包括：提供基体层；形成沟槽，沟槽位于基体层中；形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度；采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。因此，本申请提供的半导体结构的制备方法，实现了基体层顶面目标层选择性沉积的结构，突破选择性沉积对材料的限制，扩大其适用场景。

Description

半导体结构的制备方法
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
随着半导体器件的特征尺寸不断微缩，使得半导体制造的光刻和蚀刻的多步相互对准步骤精度要求越来越高，从而对于光刻设备的要求也越来越高，增大了半导体器件的制备成本和制备难度。
相关技术中，可以采用选择性沉积方式来实现薄膜在目标区域选择性的自对准生长，该层薄膜可作为硬掩膜覆盖在目标区域以保护其免受刻蚀损伤，从而实现自对准刻蚀，这种自对准方式减少对高精度光刻和对准的依赖性，从而降低制备成本和工艺难度。在选择性沉积过程中，通过分别对基体表面的选择性区域和非选择性区域做不同的处理，使基体表面的选择性区域和非选择性区域具有不同的化学键，或呈现不同的导电性，或具有不同的表面极性，或具备不同的表面张力，即基体表面的选择性区域和非选择性区域具有不同的特性，从而对前驱体分子实现选择性的吸附，以在位于选择性区域的基体表面上形成薄膜。
然而，选择性沉积依赖于选择性表面反应来实现沉积，使得其对基体和薄膜的材料的选择存在一定的限制，从而导致选择性沉积的适用场景受到限制。
发明内容
鉴于上述至少一个技术问题，本申请实施例提供一种半导体结构的制备方法，可以突破对材料的限制，扩大其适用场景。
本申请实施例提供如下技术方案：
本申请实施例提供一种半导体结构的制备方法，包括：提供基体层；
形成沟槽，沟槽位于基体层中；
形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度；
采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。
本申请实施例提供的半导体结构的制备方法，半导体结构的制备方法可以包括：形成基体层；形成沟槽，沟槽位于基体层中；形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度；采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。如此设置，在各向异性刻蚀的过程中，在垂直于基体层的方向上，位于基体层的顶面的目标材料层的厚度大于位于沟槽的槽底壁的目标材料层的厚度，刻蚀工艺会先将沟槽的槽底壁的目标材料层刻蚀干净，而保留位于基体层的顶面的部分厚度的目标材料层。在平行于基体层的方向上，由于位于沟槽的槽口处的目标材料层的宽度大于位于沟槽的槽侧壁上的目标材料层的厚度，在将沟槽的槽口处的目标材料层刻蚀干净时，位于沟槽的槽侧壁上的目标材料层也将刻蚀干净。可以在沟槽的槽壁以及基体层的顶面形成整层的目标材料层，还可以对目标材料层的整层均进行刻蚀，并可选择性的保留位于基体层顶面的该另一部分厚度的目标材料层，而去除其余部分的目标材料层，以在基体层的顶面形成目标层。因此，形成目标材料层和目标层时，无需采用光刻工艺，从而可以避免光刻设备的使用，减少了对光刻设备的依赖，可以降低制备成本和工艺难度，还可以有效避免光刻套刻误差。另外，形成整层的目标材料层和对目标材料层的整层均进行刻蚀可以实现对目标材料层的材料和基体层的材料没有限制，从而可以突破对材料的限制，扩大其适用场景，沉积和刻蚀工艺成熟度较高，技术稳定性较高，从而可以准确控制目标层的生长区域。
在一种可能的实施方式中，各向异性刻蚀包括第一刻蚀和第二刻蚀，第一刻蚀的方向平行于基体层，第二刻蚀的方向垂直于基体层，第一刻蚀具有刻蚀速度Vx，第二刻蚀具有刻蚀速度Vy；
在各向异性刻蚀之前，位于基体层的顶面的目标材料层具有厚度t0，位于沟槽的槽口处的目标材料层具有宽度tC，位于沟槽的槽侧壁上的目标材料层具有厚度tS，位于沟槽的槽底壁上的目标材料层具有厚度tb；在各向异性刻蚀之后，位于基体层的顶面的目标材料层具有厚度tr，t0、tC、tb、tr、Vx、Vy均大于0；
t0、tr、tC、Vx和Vy满足公式：(t0-tr)/Vy=tC/Vx；
和/或，tb、t0、tr和Vy满足公式：(t0-tr)/Vy≥tb/Vy；
和/或，tC、tS和Vx满足公式：tC/Vx＞tS/Vx。
在一种可能的实施方式中，形成基体层，包括：提供衬底，衬底中间隔设置有多个有源区；
形成层间介质层和多个栅极牺牲结构，栅极牺牲结构和层间介质层均位于衬底上，栅极牺牲结构与有源区对应，层间介质层位于相邻两个栅极牺牲结构之间。
在一种可能的实施方式中，沟槽包括第一沟槽，目标材料层包括第一保护材料层，目标层包括第一保护层；
形成基体层，还包括：去除栅极牺牲结构，以形成容置孔；
形成栅极，栅极填充容置孔；
形成沟槽，包括：去除部分厚度的层间介质层，以在相邻两个栅极之间形成第一沟槽；
形成目标材料层，包括，在第一沟槽的槽壁、第一沟槽的槽口和栅极的顶面形成第一保护材料层，位于栅极的顶面的第一保护材料层的厚度和位于第一沟槽的槽口处的第一保护材料层的宽度均大于位于第一沟槽的槽壁上的第一保护材料层的厚度；
采用各向异性刻蚀去除目标材料层，包括：采用各向异性刻蚀去除位于第一沟槽的槽壁上的第一保护材料层、第一沟槽的槽口处的第一保护材料层和位于栅极的顶面的部分厚度的第一保护材料层；保留位于栅极的顶面的另一部分厚度的第一保护材料层，并形成第一保护层。
这样，第一保护层可以用于保护栅极，且可以避免晶体管的源极/漏极与栅极接触造成短路。
在一种可能的实施方式中，形成第一保护层之后包括：
形成绝缘层，绝缘层填充第一沟槽，且位于第一保护层的顶面；
去除部分绝缘层和位于相邻两个栅极之间的层间介质层，以形成接触孔，接触孔暴露衬底；
形成导电件，导电件填充接触孔。
在一种可能的实施方式中，沟槽包括第二沟槽，目标材料层包括第二保护材料层，目标层包括第二保护层；
形成基体层，还包括：在衬底上形成底介质层，底介质层位于栅极牺牲结构、层间介质层和衬底之间；
形成沟槽，包括：去除至少部分厚度的栅极牺牲结构，以形成第二沟槽；
形成目标材料层，包括：在第二沟槽的槽壁、第二沟槽的槽口和层间介质层的顶面形成第二保护材料层，位于层间介质层的顶面的第二保护材料层的厚度和位于第二沟槽的槽口处的第二保护材料层的宽度均大于位于第二沟槽的槽壁上的第二保护材料层的厚度；
采用各向异性刻蚀去除目标材料层，包括：采用各向异性刻蚀去除位于第二沟槽的槽壁上的第二保护材料层、第二沟槽的槽口处的第二保护材料层和位于层间介质层的顶面的部分厚度的第二保护材料层；保留位于层间介质层的顶面的另一部分厚度的第二保护材料层，并形成第二保护层；
形成第二保护层之后，包括：去除位于栅极牺牲结构的底部的底介质层，以形成第三沟槽，第三沟槽暴露有源区，且与第二沟槽连通；
形成栅介质层，栅介质层覆盖第三沟槽的槽底壁。
这样，第二保护层可以有效避免刻蚀底介质层时对层间介质层的损伤，减小栅极高度损耗，还有利于增加栅极高度，进而减小栅极高度预算，增大栅极刻蚀的工艺窗口。
在一种可能的实施方式中，底介质层和层间介质层的材料均包括氧化物；
和/或，栅介质层的介电常数大于底介质层的介电常数层。
这样，高介电常数的栅介质层的等效氧化物厚度较薄，能够有效减低栅极电容和减小栅极的漏电现象。
在一种可能的实施方式中，目标层的侧壁和沟槽的槽侧壁齐平。
这样，目标层的侧壁和沟槽的槽侧壁共同形成的表面的平整度较高，有利于后续形成的结构层的厚度均匀性。
在一种可能的实施方式中，形成目标材料层的方式包括化学气相沉积或物理气相沉积；
和/或，各向异性刻蚀的方式包括干法刻蚀。
这样，化学气相沉积或物理气相沉积的台阶覆盖率较差，以便于在基体层的顶面和沟槽的槽口处形成较厚的目标材料层，在沟槽的槽壁上形成较薄的目标材料层。
在一种可能的实施方式中，目标材料层与基体层的刻蚀选择比大于或等于5:1。
这样，可以缓解对基体层的过刻现象。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构的制备方法的流程示意图；
图2为本申请实施例提供的基体层的结构示意图；
图3为本申请实施例提供的形成沟槽后的结构示意图；
图4为本申请实施例提供的形成目标材料层的结构示意图；
图5为本申请实施例提供的形成目标层的结构示意图；
图6为本申请实施例提供的形成目标材料层的另一结构示意图；
图7为本申请实施例提供的形成目标材料层的另一结构示意图；
图8为本申请实施例提供的形成目标层的另一结构示意图；
图9为本申请实施例提供的基体层的另一结构示意图；
图10为本申请实施例提供的形成第二沟槽后的结构示意图；
图11为本申请实施例提供的形成第二保护材料层后的结构示意图；
图12为本申请实施例提供的形成第二保护层后的结构示意图；
图13为本申请实施例提供的完全去除栅极牺牲结构后的结构示意图；
图14为本申请实施例提供的去除栅极牺牲结构的底部的底介质层后的结构示意图；
图15为本申请实施例提供的形成栅极后的结构示意图；
图16为本申请实施例提供的形成第一沟槽后的结构示意图；
图17为本申请实施例提供的形成第一保护材料层后的结构示意图；
图18为本申请实施例提供的形成第一保护层后的结构示意图；
图19为本申请实施例提供的形成绝缘层后的结构示意图；
图20为本申请实施例提供的形成导电件后的结构示意图。
附图标记说明：
100：半导体结构； 101：基体层；
110：衬底； 120：承载层；
120a：第一承载层； 120b：第二承载层；
121：层间介质层； 122：侧墙；
123：栅极牺牲结构； 1231：牺牲层；
1232：硬掩膜层； 124：栅极；
125：底介质层； 130：沟槽；
131：第一沟槽； 132：第二沟槽；
140：目标层； 140a：目标材料层；
141：第一保护层； 141a：第一保护材料层；
142：第二保护层； 142a：第二保护材料层；
151：容置孔； 152：接触孔；
153：第三沟槽； 160：绝缘层；
161：第一绝缘层； 162：第二绝缘层；
171：导电件。
具体实施方式
相关技术中，选择性沉积可以减少光刻设备的使用，从而降低制备成本和工艺难度，还可以有效避免光刻套刻误差。其中，选择性沉积可以通过在基体表面做不同处理，以将基体表面分为选择性区域和非选择性区域，使得前驱体分子对选择性区域的基体表面表现出选择性吸附，从而实现在选择性区域沉积薄膜，而不在非选择性区域沉积薄膜。
然而，由于选择性沉积依赖于基体和薄膜之间的选择性吸附，并非任意的基体材料和薄膜材料之间都可以实现选择性吸附，使得其对基体材料和薄膜材料的选择存在一定的限制。当基体的材料和薄膜的材料满足选择性沉积的条件时，可能会对半导体结构的器件的性能（例如，电性能或其他性能）造成不利影响，而在基体的材料和薄膜的材料满足半导体结构对器件的性能的需求时，可能又无法实现选择性沉积，从而导致选择性沉积的适用场景受到限制。
另外，选择性沉积的工艺成熟度较低，技术稳定性有待提高，薄膜可能会沉积至非选择性区域，从而不易控制薄膜的生长区域。
基于上述的至少一个技术问题，本申请实施例提供一种半导体结构的制备方法，半导体结构的制备方法可以包括：形成基体层；形成沟槽，沟槽位于基体层中；形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度；采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。如此设置，在各向异性刻蚀的过程中，在垂直于基体层的方向上，位于基体层的顶面的目标材料层的厚度大于位于沟槽的槽底壁的目标材料层的厚度，刻蚀工艺会先将沟槽的槽底壁的目标材料层刻蚀干净，而保留位于基体层的顶面的部分厚度的目标材料层。在平行于基体层的方向上，由于位于沟槽的槽口处的目标材料层的宽度大于位于沟槽的槽侧壁上的目标材料层的厚度，在将沟槽的槽口处的目标材料层刻蚀干净时，位于沟槽的槽侧壁上的目标材料层也将刻蚀干净。可以在沟槽的槽壁、沟槽的槽口以及基体层的顶面形成整层的目标材料层，还可以对目标材料层的整层均进行刻蚀，并可选择性的保留位于基体层顶面的该另一部分厚度的目标材料层，而去除其余部分的目标材料层，以在基体层的顶面形成目标层。因此，形成目标材料层和目标层时，无需采用光刻工艺，从而可以避免光刻设备的使用，减少了对光刻设备的依赖，可以降低制备成本和工艺难度，还可以有效避免光刻套刻误差。另外，形成整层的目标材料层和对目标材料层的整层均进行刻蚀可以实现对目标材料层的材料和基体层的材料没有限制，从而可以突破对材料的限制，扩大其适用场景，例如，可以采用沉积和刻蚀工艺实现，其成熟度较高，技术稳定性较高，从而可以准确控制目标层的生长区域。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下将结合图1-图20对本申请实施例提供的半导体结构100的制备方法进行说明。
该半导体结构100的制备方法，可以用于制备半导体结构100，半导体结构100可以应用于存储器件、逻辑器件等。参见图1，该半导体结构100的制备方法可以包括：
S100：提供基体层。
参见图2，提供基体层101。基体层101可以是衬底110。或者，基体层101可以是形成在衬底110上的承载层120，如，承载层120可以包括介质层、半导体层和导电层等中的至少一者。或者，基体层101可以包括衬底110和承载层120。本申请实施例以基体层101包括衬底110和承载层120为例进行说明。
示例性的，衬底110可以包括半导体材料。该衬底110的材料可以包括但不限于单晶硅、多晶硅、无定型硅、硅锗化合物、镓砷化合物、镓磷化合物、镓硫化合物等中的任意一者或多者。衬底110可以为体硅（Bulk Silicon）衬底，也可以是绝缘体上硅(Silicon OnInsulator，简称SOI)衬底。衬底110可以为衬底110上的其他结构层提供支撑基础。
示例性的，承载层120可以采用沉积、旋涂等方式形成于衬底110上。沉积可以包括原子层沉积（atomic layer deposition，简称ALD）、物理气相沉积（physical vapordeposition，简称PVD）或化学气相沉积（chemical vapor deposition，简称CVD）等。本申请实施例中的其他结构层也可以采用沉积、旋涂等方式形成，不再赘述。
S200：形成沟槽，沟槽位于基体层中。
参见图2和图3，提供基体层101之后，可以包括，在基体层101中形成沟槽130，例如，可以在承载层120中形成沟槽130，或者，可以承载层120和衬底110中形成沟槽130。以在承载层120中形成沟槽130为例，承载层120可以包括第一承载层120a和第二承载层120b，第一承载层120a和第二承载层120b的材料不同，第二承载层120b相对于第一承载层120a可以具有高刻蚀选择比，相当于，第二承载层120b的刻蚀速率比第一承载层120a的刻蚀速率快，通过刻蚀第二承载层120b以形成沟槽130。例如，当刻蚀第二承载层120b时，第一承载层120a可以不被刻蚀。沟槽130的槽深与槽宽的比例可以大于或等于0.5。
可以理解的是，刻蚀选择比指的是被刻蚀材料的刻蚀速率与另一材料的刻蚀速率的比值。例如，高刻蚀选择比可以实现只刻蚀刻蚀速率比较快的材料，不刻蚀刻蚀速率比较慢的另一材料。
例如，沟槽130可以为至少一个。当沟槽130为多个时，任意两个沟槽130的尺寸可以相同或者可以不同。
S300：形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度。
参见图4，由于在基体层101中形成了沟槽130，使得沟槽130处的基体层101形成了台阶，从而使得后续形成在基体层101上的目标材料层140a的厚度的均匀性变差，例如，目标材料层140a在跨台阶时，在台阶处存在厚度损失。在沟槽130的槽壁、沟槽130的槽口和基体层101的顶面形成目标材料层140a，并利用目标材料层140a在沟槽130内填充形成的台阶覆盖率差异，即目标材料层140a在基体层101的顶面和沟槽130的槽口处（即拐角处）的沉积速率可以大于目标材料层140a在沟槽130的槽底壁和槽侧壁的沉积速率，使得位于基体层101的顶面的目标材料层140a的厚度（t0）和位于沟槽130的槽口处的目标材料层140a的宽度（tC）均可以大于位于沟槽130的槽壁上的目标材料层140a的厚度（tS和tb）。相当于，在垂直于基体层101的方向上，位于基体层101的顶面的目标材料层140a的厚度（t0）大于沟槽130的槽底壁的目标材料层140a的厚度（tb）。在平行于基体层101的方向上，位于沟槽130的槽口处的目标材料层140a的宽度（tC）大于位于沟槽130的槽侧壁上的目标材料层140a的厚度（tS）。
示例性的，形成目标材料层140a的方式可以包括化学气相沉积（例如，等离子增强化学气相沉积,即plasma enhanced CVD，简称为PECVD）或物理气相沉积等台阶覆盖率较差的方式，以便于在基体层101的顶面和沟槽130的槽口处形成较厚的目标材料层140a，在沟槽130的槽壁上形成较薄的目标材料层140a。因此，可以在沟槽130的槽壁、沟槽130的槽口以及基体层101的顶面形成整层的目标材料层140a。
S400：采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。
参见图4和图5，可以通过刻蚀（例如，各向异性刻蚀）对目标材料层140a整层进行刻蚀。在垂直于基体层101的方向上，位于基体层101的顶面的目标材料层140a的厚度（t0）大于沟槽130的槽底壁的目标材料层140a的厚度（tb），刻蚀工艺会先将沟槽130的槽底壁的目标材料层140a刻蚀干净，同时去除位于基体层101的顶面的部分厚度的目标材料层140a，而保留位于基体层101的顶面的另一部分厚度的目标材料层140a。在平行于基体层101的方向上，位于沟槽130的槽口处的目标材料层140a的宽度（tC）大于位于沟槽130的槽侧壁上的目标材料层140a的厚度（tS），在采用刻蚀工艺将沟槽130的槽口处的目标材料层140a刻蚀干净时，位于沟槽130的槽侧壁上的目标材料层140a也将被刻蚀干净。如此设置，在刻蚀完成后，可选择性的保留位于基体层101的顶面的该另一部分厚度的目标材料层140a，而去除其余部分的目标材料层140a，以在基体层101的顶面形成目标层140。因此，本申请实施例以可以形成整层的目标材料层140a和对目标材料层140a的整层均进行刻蚀，使得在形成目标材料层140a和目标层140时，例如，可以采用沉积和刻蚀工艺，而无需采用光刻工艺，从而可以避免光刻设备的使用，减少了对光刻设备的依赖，可以降低制备成本和工艺难度，还可以有效避免光刻套刻误差（例如，可解决7nm及以下先进工艺节点光刻套刻精度难的问题）。另外，形成整层的目标材料层140a和对目标材料层140a的整层均进行刻蚀可以实现对目标材料层140a的材料和基体层101的材料没有限制，从而可以突破对材料的限制，扩大其适用场景，其次，沉积和刻蚀工艺成熟度较高，技术稳定性较高，从而可以准确控制目标层140的生长区域。
示例性的，各向异性刻蚀的方式可以包括干法刻蚀，通过干法刻蚀对目标材料层140a整层进行刻蚀，将沟槽130的槽底壁、槽侧壁和槽口处的目标材料层140a均去除，同时去除基体层101的顶面的部分厚度的目标材料层140a，保留基体层101的顶面的另一部分厚度的目标材料层140a，从而在基体层101的顶面选择性的形成目标层140。可以通过单轮或多轮沉积-刻蚀工艺使得形成的目标层140达到所期望的厚度。
以下对申请实施例提供的刻蚀目标材料层140a进行说明。
参见图6-图8，各向异性刻蚀可以包括方向不同的第一刻蚀和第二刻蚀，例如，第一刻蚀的方向和第二刻蚀的方向可以相互垂直。第一刻蚀的方向可以平行于基体层101（即第一方向X），第二刻蚀的方向可以垂直于基体层101（即第二方向Y），第一刻蚀可以具有刻蚀速度Vx，第二刻蚀可以具有刻蚀速度Vy。在各向异性刻蚀之前，位于基体层101的顶面的目标材料层140a可以具有厚度t0，位于沟槽130的槽口处的目标材料层140a可以具有宽度tC，位于沟槽130的槽侧壁上的目标材料层140a可以具有厚度tS，位于沟槽130的槽底壁上的目标材料层140a可以具有厚度tb；在各向异性刻蚀之后，位于基体层101的顶面的目标材料层140a可以具有厚度tr。其中，t0、tC、tS、tb、tr、Vx、Vy均可以大于0。
在进行各向异性刻蚀的过程中，将沿平行于基体层101的方向对位于沟槽130的槽口处的目标材料层140a和位于沟槽130的槽侧壁的目标材料层140a进行第一刻蚀，同时，还将沿垂直于基体层101的方向对位于基体层101的顶面的目标材料层140a和位于沟槽130的槽底壁的目标材料层140a进行第二刻蚀。
各向异性刻蚀的时间也是第一刻蚀的时间和第二刻蚀的时间，即第一刻蚀的时间=第二刻蚀的时间=各向异性刻蚀的时间。在平行于基体层101的方向上，需要去除位于沟槽130的槽口处和位于沟槽130的槽侧壁上的目标材料层140a，且tC＞tS，即tC/Vx＞tS/Vx，将位于沟槽130的槽口处目标材料层140a刻蚀干净的时间大于将位于沟槽130的槽侧壁的目标材料层140a刻蚀干净的时间，因此以位于沟槽130的槽口处的目标材料层140a的刻蚀时间作为第一刻蚀的时间。在垂直于基体层101的方向上，第二刻蚀将完全去除沟槽130的槽底壁的目标材料层140a，以及去除位于基体层101的顶面的部分厚度的目标材料层140a，并保留位于基体层101的顶面的另一部分厚度的目标材料层140a，且(t0-tr)≥tb，即(t0-tr)/Vy≥tb/Vy，将位于基体层101的顶面的部分厚度的目标材料层140a的刻蚀时间大于将位于沟槽130的槽底壁的目标材料层140a刻蚀干净的时间，因此以位于基体层101的顶面的部分厚度的目标材料层140a的刻蚀时间作为第二刻蚀的时间。
第一刻蚀的时间=tC/Vx，第二刻蚀的时间=(t0-tr)/Vy，且第一刻蚀的时间=第二刻蚀的时间，从而可以推导出，(t0-tr)/Vy=tC/Vx，即tr=t0-Vy*tC/Vx。
由于，tr＞0，tr=t0-Vy*tC/Vx，因此，t0-Vy*tC/Vx＞0，可以推导出，t0/Vy＞tC/Vx，t0*Vx/Vy＞tC。由于，(t0-tr)/Vy≥tb/Vy，(t0-tr)/Vy=tC/Vx，因此，tC/Vx≥tb/Vy，可以推导出，tC≥tb*Vx/Vy。
可以通过控制沉积参数来控制目标材料层140a在基体层101的各处的沉积厚度，从而控制t0、tC、tS、tb等。还可以通过控制刻蚀的参数来控制Vx和Vy，以调节第一刻蚀的速率和第二刻蚀的速率的比例，从而实现对tr的控制。例如，可以优化沉积参数包括功率，压强和温度等，来调节tC和台阶覆盖率等。
示例性的，单轮沉积获得的t0与tC、tb强相关，且tr=t0-Vy*tC/Vx，因此，单轮沉积获得的t0将可以直接决定刻蚀完后，基体层101的顶面剩余的目标层140的厚度tr。在基体层101中形成有至少两个尺寸不同的沟槽130的实施方式中，当t0过大时，小尺寸的沟槽130的槽口处会被目标材料层140a封口合上而无法继续增加tC，对于大尺寸的沟槽130的槽口处则会继续沉积目标材料层140a，导致大尺寸的沟槽130的槽口处目标材料层140a的宽度tC大于小尺寸的沟槽130的槽口处目标材料层140a的宽度tC，若要将所有的沟槽130的槽口处的目标材料层140a均刻蚀干净，则会对靠近小尺寸的沟槽130的槽口处的目标材料层140a造成过刻现象，刻蚀完成后，靠近小尺寸的沟槽130的目标层140的侧壁与该小尺寸的沟槽130的槽侧壁会出现不齐平的现象。因此，可以根据想要实现的最小尺寸的沟槽130来控制单轮沉积的基体层101的顶面的目标材料层140a的厚度t0，如尺寸（图6中的W1）为14nm的沟槽130，当tC为7nm时会导致沟槽130的槽口被封口，建议此时t0可以小于或等于15nm。
示例性的，Vy/Vx的大小可以通过刻蚀气体比例和钝化气体比例、功率、压强等进行调节和优化。在采用PECVD或PVD的沉积的实施方式中，根据PECVD或PVD的沉积特性可知，在相同沉积条件下，沟槽130的尺寸（图6中的W1和图7中的W2）不同时，在沟槽130的槽口处沉积的目标材料层140a的宽度tC基本保持一致，但是位于沟槽130的槽底壁的目标材料层140a的厚度tb随着沟槽130的尺寸增大而不断增大。参见图6和图7，W1大于W2，图6中的tb大于图7中的tb。
因此，一方面，对于大尺寸的沟槽130，需要增大Vy，而Vx可以保持不变，以加快对沟槽130的槽底壁的目标材料层140a的刻蚀，相当于，增大Vy/Vx有利于应用于沟槽130的尺寸较大的场景。但是，根据tr=t0-Vy*tC/Vx可知，tr与Vy/Vx呈反比，即增大Vy/Vx，会导致tr变小，会导致单轮形成目标层140较薄，可以通过多轮沉积-刻蚀来对目标层140进行多伦保留，从而使得最终获得的目标层140的总厚度满足所需的厚度要求。另一方面，由于位于沟槽130的槽底壁的目标材料层140a的厚度tb随着沟槽130的尺寸增大而不断增大，如果想将所有的沟槽130的槽底壁的目标材料层140a均去除干净，则需要将最大尺寸的沟槽130的槽底壁的目标材料层140a刻蚀干净，即第二刻蚀的刻蚀量由最大尺寸的沟槽130决定，此时，容易对其他较小尺寸的沟槽130的槽底壁造成过刻现象。由于位于沟槽130的槽口处的目标材料层140a的宽度tC大于位于沟槽130的槽侧壁上的目标材料层140a的厚度ts，且沟槽130的槽口处沉积的目标材料层140a的宽度基本保持一致，因此，第一刻蚀的刻蚀量是基本固定的，将位于沟槽130的槽口处的目标材料层140a刻蚀干净时，容易对沟槽130的槽侧壁造成过刻现象。目标材料层140a相对于基体层101可以具有高刻蚀选择比，例如，目标材料层140a与基体层101的刻蚀选择比大于或等于5:1，从而可以缓解对基体层101的过刻现象。例如，目标材料层140a与基体层101的刻蚀选择比可以为5:1、6:1、7:1、9:1、10:1或者大于或等于5:1的任意数值。
示例性的，目标层140的侧壁可以和沟槽130的槽侧壁齐平，目标层140的侧壁和沟槽130的槽侧壁共同形成的表面的平整度较高，有利于后续形成的结构层的厚度均匀性。
以下对本申请实施的半导体结构的制备方法应用于晶体管进行说明。
参见图9，形成基体层101，可以包括，提供衬底110，衬底110中间隔设置有多个有源区，有源区可以用于形成晶体管。然后，在衬底110上形成层间介质层121和多个栅极牺牲结构123。栅极牺牲结构123可以与有源区对应，层间介质层121位于相邻两个栅极牺牲结构123之间。例如，可以在衬底110上先形成栅极牺牲层1231和硬掩膜层1232，去除部分的栅极牺牲层1231和部分的硬掩膜层1232，保留的栅极牺牲层1231和硬掩膜层1232可以形成多个栅极牺牲结构123。在栅极牺牲结构123的侧壁可以形成侧墙122，并在相邻两个栅极牺牲结构123的侧墙122之间形成层间介质层121。形成层间介质层121可以包括，层间介质层121可以覆盖栅极牺牲结构123的顶面和侧墙122的顶面，然后，可以通过化学机械抛光（chemicalmechanical polishing，简称为CMP）或刻蚀工艺去除位于栅极牺牲结构123的顶面和侧墙122的顶面的层间介质层121。
例如，栅极牺牲层1231的材料可以包括多晶硅，硬掩膜层1232的材料可以包括氮化物，如氮化硅。
可以理解的是，栅极牺牲结构123的侧壁可以设置侧墙122，也可以不设置侧墙122，本申请实施例以栅极牺牲结构123的侧壁设置有侧墙122为例进行说明。其中，栅极牺牲结构123、层间介质层121和侧墙122可以共同形成承载层120。
在现有技术中，可以采用自对准接触(self-aligned contact,简称为SAC)工艺在晶体管的金属栅极上通过刻蚀形成凹槽，然后在凹槽中填充掩膜。在形成源极/漏极接触孔的过程中，掩膜可以用于保护金属栅极，还可以避免源极/漏极与金属栅极接触造成短路。但是，这种在金属栅极形成凹槽再填充的方式会导致金属栅极高度损耗、增加金属栅极电阻，并且金属栅极刻蚀形成凹槽技术难度相对较大。
以下对本申请实施例在栅极124上形成目标层140的新型自对准接触孔工艺进行说明。
一些实施例中，参见图15-图18，沟槽130可以包括第一沟槽131，目标材料层140a可以包括第一保护材料层141a，目标层140可以包括第一保护层141，第一保护层141可以位于栅极124的顶面。
参见图9和图15，形成基体层101，可以还包括，去除栅极牺牲结构123，以形成容置孔151。然后，在容置孔151中形成栅极124。其中，形成栅极124可以包括，栅极124还可以覆盖层间介质层121和侧墙122的顶面，可以通过化学机械抛光或刻蚀工艺去除位于层间介质层121的顶面和侧墙122的顶面的栅极124，保留位于容置孔151中的栅极124。
参见图16，形成沟槽130可以包括，刻蚀去除部分厚度的层间介质层121，以在相邻两个栅极124之间形成第一沟槽131。参见图17，形成目标材料层140a可以包括，在第一沟槽131的槽壁、第一沟槽131的槽口、栅极124的顶面和侧墙122的顶面形成第一保护材料层141a，位于栅极124的顶面的第一保护材料层141a、侧墙122的顶面的第一保护材料层141a的厚度和位于第一沟槽131的槽口处的第一保护材料层141a的宽度均大于位于第一沟槽131的槽壁上的第一保护材料层141a的厚度。参见图18，采用各向异性刻蚀去除目标材料层140a可以包括，采用各向异性刻蚀去除位于第一沟槽131的槽壁上的第一保护材料层141a、第一沟槽131的槽口处的第一保护材料层141a、位于栅极124的顶面和位于侧墙122的顶面的部分厚度的第一保护材料层141a；保留位于栅极124的顶面的另一部分厚度的第一保护材料层141a和位于侧墙122的顶面的另一部分厚度的第一保护材料层141a，并形成第一保护层141，即第一保护层141覆盖栅极124的顶面和侧墙122的顶面，在接触孔152(图20)刻蚀过程中栅极124由于存在第一保护层141的保护，可避免光刻套刻精度达不到要求造成的栅极124被刻蚀产生栅极124至源极/漏极接触的短路现象，因此，第一保护层141可以用于保护栅极124，且可以避免晶体管的源极/漏极与栅极124接触造成短路。如此设置，在刻蚀完成后，可以选择性的保留位于栅极124顶面和侧墙122的顶面的第一保护材料层141a，而去除其余部分的第一保护材料层141a，以在栅极124上形成第一保护层141。由于在形成第一保护材料层141a和第一保护层141时，可以采用沉积和刻蚀工艺，无需采用光刻工艺，从而可以避免光刻设备的使用，减少了对光刻设备的依赖，可以降低制备成本和工艺难度，还可以有效避免光刻套刻误差。另外，可以突破对材料的限制，扩大其适用场景，还可以准确控制目标层140的生长区域，其原理已经阐述，不再赘述。其次，与SAC相比，可以避免栅极124高度损耗，从而减小栅极124高度的总体预算，降低栅极124电阻，避免了栅极124刻蚀的困难，增大了栅极124刻蚀的工艺窗口。
例如，第一保护层141的材料可以包括氮化物，如氮化硅，栅极124的材料可以包括金属，如钨，层间介质层121的材料可以包括氧化物，如氧化硅。刻蚀可以包括干法刻蚀或湿法刻蚀。
参见图19，形成第一保护层141之后,可以包括，在第一沟槽131中形成绝缘层160，绝缘层160可以填充第一沟槽131，绝缘层160还可以位于第一保护层141的顶面。形成绝缘层160可以包括，先形成第一绝缘层161，第一绝缘层161可以填充第一沟槽131，第一绝缘层161还可以位于第一保护层141的顶面，然后，在第一绝缘层161上形成第二绝缘层162。例如，第一绝缘层161可以采用ALD方式形成，使得第一绝缘层161可以较好的填充第一沟槽131。第二绝缘层162可以采用PECVD的方式形成。第一绝缘层161和第二绝缘层162的材料可以包括氧化物，如氧化硅。
参见图20，形成绝缘层160之后可包括，去除部分绝缘层160和位于相邻两个栅极124之间的层间介质层121，以形成接触孔152（例如源极/漏极接触孔），接触孔152可以暴露衬底110，例如，位于栅极124上的第一保护层141相对于绝缘层160可以具有高刻蚀选择比，以实现自对准刻蚀。然后，在接触孔152中形成导电件171，导电件171可以与晶体管的源极/漏极电连接。
以下对本申请实施例在层间介质层121上形成第二保护层142进行说明。
一些实施例中，参见图10-图14，沟槽130可以包括第二沟槽132，目标材料层140a可以包括第二保护材料层142a，目标层140可以包括第二保护层142，第二保护层142可以位于层间介质层121的顶面。
参见图9，在去除栅极牺牲结构123之前，形成基体层101还可以包括，在衬底110上形成底介质层125，底介质层125可以位于栅极牺牲结构123、层间介质层121和衬底110之间。即先在衬底110上形成底介质层125，然后在底介质层125上形成栅极牺牲结构123和层间介质层121。例如，底介质层125的材料可以包括氧化物，如氧化硅。由于在后续工艺中，可以去除栅极牺牲结构123，和去除位于栅极牺牲结构123底部的底介质层125。在底介质层125和层间介质层121均为氧化物的实施方式中，底介质层125和层间介质层121的刻蚀选择比较低，在去除底介质层125的过程中，容易对层间介质层121造成刻蚀而使得层间介质层121受到损伤，从而导致后续形成的栅极124的高度损耗。
参见图10，形成沟槽130可以包括，去除至少部分厚度的栅极牺牲结构123，以形成第二沟槽132。例如，去除栅极牺牲结构123中的硬掩膜层1232或者完全去除栅极牺牲结构123，以形成第二沟槽132，第二沟槽132可以用于形成至少部分容置孔151（图15）。本申请实施例以去除栅极牺牲结构123中的硬掩膜层1232来形成第二沟槽132为例进行说明。参见图11，形成目标材料层140a可以包括，在第二沟槽132的槽壁、第二沟槽132的槽口、层间介质层121的顶面和侧墙122的顶面形成第二保护材料层142a，位于层间介质层121的顶面的第二保护材料层142a、侧墙122的顶面的第二保护材料层142a的厚度和位于第二沟槽132的槽口处的第二保护材料层142a的宽度均大于位于第二沟槽132的槽壁上的第二保护材料层142a的厚度。参见图12，采用各向异性刻蚀去除目标材料层140a可以包括，采用各向异性刻蚀去除位于第二沟槽132的槽壁上的第二保护材料层142a、第二沟槽132的槽口处的第二保护材料层142a、位于层间介质层121的顶面的部分厚度的第二保护材料层142a和侧墙122的顶面的部分厚度的第二保护材料层142a，保留位于层间介质层121的顶面的另一部分厚度的第二保护材料层142a和侧墙122的顶面的另一部分厚度的第二保护材料层142a，并形成第二保护层142，即第二保护层142可以位于层间介质层121的顶面和侧墙122的顶面。在刻蚀底介质层125的过程中，第二保护层142可以有效避免刻蚀底介质层125时对层间介质层121的损伤，减小栅极124高度损耗，还有利于增加栅极124高度，进而减小栅极124高度预算，增大栅极124刻蚀的工艺窗口。另外，参见图13，在形成第二保护层142之后，去除底介质层125之前，可以去除栅极牺牲结构123中的栅极牺牲层1231，第二保护层142还可以降低去除栅极牺牲层1231时对层间介质层121的损伤。例如，第二保护层142的材料可以包括氮化物，如氮化硅。
参见图14，去除栅极牺牲层1231之后可以包括，去除位于栅极牺牲结构123的底部的底介质层125，以形成第三沟槽153，第三沟槽153可以暴露衬底110，例如可以暴露有源区，且与第二沟槽132连通。然后，在第三沟槽153的槽底壁形成栅介质层，栅介质层的介电常数可以大于底介质层125的介电常数层。高介电常数的栅介质层的等效氧化物厚度（equivalent oxide thickness，简称EOT）较薄，能够有效减低栅极124电容和减小栅极124的漏电现象。
可以理解的是，在半导体结构100的制备过程中可以形成第一保护层141或第二保护层142，或者，可以同时形成第一保护层141和第二保护层142。在半导体结构100的制备过程中形成第二保护层142的实施中，若不形成第一保护层141，第二保护层142在后续过程中可以不去除而保留在半导体结构100的产品中，若要形成第一保护层141，则可以先去除第二保护层142，以暴露出层间介质层121而便于形成第一沟槽131。
这里需要说明的是，本申请实施例涉及的数值和数值范围为近似值，受制造工艺的影响，可能会存在一定范围的误差，这部分误差本领域技术人员可以认为忽略不计。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基体层；
形成沟槽，所述沟槽位于所述基体层中；
形成目标材料层，所述目标材料层覆盖所述沟槽的槽壁、所述沟槽的槽口和所述基体层的顶面，位于所述基体层的顶面的所述目标材料层的厚度和位于所述沟槽的槽口处的所述目标材料层的宽度均大于位于所述沟槽的槽壁上的所述目标材料层的厚度；
采用各向异性刻蚀去除位于所述沟槽的槽壁上的所述目标材料层、所述沟槽的槽口处的所述目标材料层和位于所述基体层的顶面的部分厚度的所述目标材料层；保留位于所述基体层的顶面的另一部分厚度的所述目标材料层，并形成目标层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述各向异性刻蚀包括第一刻蚀和第二刻蚀，所述第一刻蚀的方向平行于所述基体层，所述第二刻蚀的方向垂直于所述基体层，所述第一刻蚀具有刻蚀速度Vx，所述第二刻蚀具有刻蚀速度Vy；
在所述各向异性刻蚀之前，位于所述基体层的顶面的所述目标材料层具有厚度t0，位于所述沟槽的槽口处的所述目标材料层具有宽度tC，位于所述沟槽的槽侧壁上的目标材料层具有厚度tS，位于所述沟槽的槽底壁上的所述目标材料层具有厚度tb；在所述各向异性刻蚀之后，位于所述基体层的顶面的所述目标材料层具有厚度tr，所述t0、所述tC、所述tb、所述tS，所述tr、所述Vx、所述Vy均大于0；
所述t0、所述tr、所述tC、所述Vx和所述Vy满足公式：(t0-tr)/Vy=tC/Vx；
和/或，所述tb、所述t0、所述tr和所述Vy满足公式：(t0-tr)/Vy≥tb/Vy；
和/或，所述tC、所述tS和所述Vx满足公式：tC/Vx＞tS/Vx。
3.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，
形成所述基体层，包括：提供衬底，所述衬底中间隔设置有多个有源区；
形成层间介质层和多个栅极牺牲结构，所述栅极牺牲结构和所述层间介质层均位于所述衬底上，所述栅极牺牲结构与所述有源区对应，所述层间介质层位于相邻两个所述栅极牺牲结构之间。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述沟槽包括第一沟槽，所述目标材料层包括第一保护材料层，所述目标层包括第一保护层；
形成所述基体层，还包括：去除所述栅极牺牲结构，以形成容置孔；
形成栅极，所述栅极填充所述容置孔；
形成所述沟槽，包括：去除部分厚度的所述层间介质层，以在相邻两个所述栅极之间形成所述第一沟槽；
形成所述目标材料层，包括，在所述第一沟槽的槽壁、所述第一沟槽的槽口和所述栅极的顶面形成所述第一保护材料层，位于所述栅极的顶面的所述第一保护材料层的厚度和位于所述第一沟槽的槽口处的所述第一保护材料层的宽度均大于位于所述第一沟槽的槽壁上的所述第一保护材料层的厚度；
采用所述各向异性刻蚀去除所述目标材料层，包括：采用所述各向异性刻蚀去除位于所述第一沟槽的槽壁上的所述第一保护材料层、所述第一沟槽的槽口处的所述第一保护材料层和位于所述栅极的顶面的部分厚度的所述第一保护材料层；保留位于所述栅极的顶面的另一部分厚度的所述第一保护材料层，并形成所述第一保护层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，形成所述第一保护层之后包括：
形成绝缘层，所述绝缘层填充所述第一沟槽，且位于所述第一保护层的顶面；
去除部分所述绝缘层和位于相邻两个所述栅极之间的所述层间介质层，以形成接触孔，所述接触孔暴露所述衬底；
形成导电件，所述导电件填充所述接触孔。
6.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述沟槽包括第二沟槽，所述目标材料层包括第二保护材料层，所述目标层包括第二保护层；
形成所述基体层，还包括：在所述衬底上形成底介质层，所述底介质层位于所述栅极牺牲结构、所述层间介质层和所述衬底之间；
形成所述沟槽，包括：去除至少部分厚度的所述栅极牺牲结构，以形成所述第二沟槽；
形成所述目标材料层，包括：在所述第二沟槽的槽壁、所述第二沟槽的槽口和所述层间介质层的顶面形成所述第二保护材料层，位于所述层间介质层的顶面的所述第二保护材料层的厚度和位于所述第二沟槽的槽口处的所述第二保护材料层的宽度均大于位于所述第二沟槽的槽壁上的所述第二保护材料层的厚度；
采用所述各向异性刻蚀去除所述目标材料层，包括：采用所述各向异性刻蚀去除位于所述第二沟槽的槽壁上的所述第二保护材料层、所述第二沟槽的槽口处的所述第二保护材料层和位于所述层间介质层的顶面的部分厚度的所述第二保护材料层；保留位于所述层间介质层的顶面的另一部分厚度的所述第二保护材料层，并形成所述第二保护层；
形成所述第二保护层之后，包括：去除位于所述栅极牺牲结构的底部的所述底介质层，以形成第三沟槽，所述第三沟槽暴露所述有源区，且与所述第二沟槽连通；
形成栅介质层，所述栅介质层覆盖所述第三沟槽的槽底壁。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述底介质层和所述层间介质层的材料均包括氧化物；
和/或，所述栅介质层的介电常数大于所述底介质层的介电常数层。
8.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述目标层的侧壁和所述沟槽的槽侧壁齐平。
9.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，形成所述目标材料层的方式包括化学气相沉积或物理气相沉积；
和/或，所述各向异性刻蚀的方式包括干法刻蚀。
10.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，所述目标材料层与所述基体层的刻蚀选择比大于或等于5:1。
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