JPH0483336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0483336A JPH0483336A JP19834390A JP19834390A JPH0483336A JP H0483336 A JPH0483336 A JP H0483336A JP 19834390 A JP19834390 A JP 19834390A JP 19834390 A JP19834390 A JP 19834390A JP H0483336 A JPH0483336 A JP H0483336A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
深さの異なるコンタクトホールの形成方法に関し、
深いコンタクトホールも浅いコンタクトホールもほぼ同
様の孔径をもった接続電極を形成することを目的とし、 第１の配線層表面から第１の厚さを有し、かつ第２の配
線層表面から第１の厚さよりも薄い第２の厚さを有する
絶縁膜の、該第１の配線層上に選択的に窓を有するマス
クパターンを形成する工程と、 該マスクパターンを用いて、該第１の配線層表面からの
該絶縁膜の厚さが該第２の厚さに略等しくなるように、
該絶縁膜を選択的に等方性エッチングする工程と、 該マスクパターンを除去した後、該絶縁膜表面に該第１
の配線層上および該第２の配線層上の各々に選択的に開
口を有する第２のマスクパターンを形成する工程と、 該第２のマスクパターンを用いて、該第１の配線層表面
を露出させる第１のコンタクトホールと、該第２の配線
層表面を露出させる第２のコンタクトホールとを形成す
るように、該絶縁膜をエツチングする工程とを有するこ
とを特徴とする。
様の孔径をもった接続電極を形成することを目的とし、 第１の配線層表面から第１の厚さを有し、かつ第２の配
線層表面から第１の厚さよりも薄い第２の厚さを有する
絶縁膜の、該第１の配線層上に選択的に窓を有するマス
クパターンを形成する工程と、 該マスクパターンを用いて、該第１の配線層表面からの
該絶縁膜の厚さが該第２の厚さに略等しくなるように、
該絶縁膜を選択的に等方性エッチングする工程と、 該マスクパターンを除去した後、該絶縁膜表面に該第１
の配線層上および該第２の配線層上の各々に選択的に開
口を有する第２のマスクパターンを形成する工程と、 該第２のマスクパターンを用いて、該第１の配線層表面
を露出させる第１のコンタクトホールと、該第２の配線
層表面を露出させる第２のコンタクトホールとを形成す
るように、該絶縁膜をエツチングする工程とを有するこ
とを特徴とする。
〔産業上の利用分野］
本発明は半導体装置の製造方法にかかり、特に深さの異
なるコンタクトホールの形成方法に関する。
なるコンタクトホールの形成方法に関する。
半導体デバイスが微細化・高集積化されるに従って、深
さの異なる絶縁膜にコンタクトホールを同時に形成する
必要が生じて、本発明はそのような形成方法に関してい
る。
さの異なる絶縁膜にコンタクトホールを同時に形成する
必要が生じて、本発明はそのような形成方法に関してい
る。
〔従来の技術］
ＩＣ，ＬＳＩなどの半導体デバイスは高速動作など特性
改善の利点があるために微細化・高集積化が図られてい
るが、高集積化するほど基板上の凹凸が増えて段差が大
きくなり、その段差ある表面に配線層を形成すると、配
線の細りゃ配線の短絡が増加して、半導体デバイスの信
転性を低下させる問題が生じる。そのため、絶縁膜や配
線層を被着する際、表面の凹凸を出来るだけ少なくする
ように形成する平坦化法が採られており、例えば、ｐｓ
ｃ ＜燐シリケートガラス）膜を被着後にリフロー（再
溶融）するのもそのためである。
改善の利点があるために微細化・高集積化が図られてい
るが、高集積化するほど基板上の凹凸が増えて段差が大
きくなり、その段差ある表面に配線層を形成すると、配
線の細りゃ配線の短絡が増加して、半導体デバイスの信
転性を低下させる問題が生じる。そのため、絶縁膜や配
線層を被着する際、表面の凹凸を出来るだけ少なくする
ように形成する平坦化法が採られており、例えば、ｐｓ
ｃ ＜燐シリケートガラス）膜を被着後にリフロー（再
溶融）するのもそのためである。
また、半導体デバイスを高集積化するほど基板上に形成
する配線層が輻較するために、２層、３層と多層に積層
する多層配線が必要になって、１層目の配線層と２層目
の配線層とを接続するコンタクトホールのほか、１層目
の配線層と３層目の配線層とをコンタクトホールで接続
する方法が要求されている。
する配線層が輻較するために、２層、３層と多層に積層
する多層配線が必要になって、１層目の配線層と２層目
の配線層とを接続するコンタクトホールのほか、１層目
の配線層と３層目の配線層とをコンタクトホールで接続
する方法が要求されている。
〔発明が解決しようとする課題］
ところが、基板表面での平坦化技術が進んだり、また、
１層を飛び越えて１層目の配線層と３層目の配線層を接
続する技術が必要になると、配線を形成する際にコンタ
クトホール（ｃｏｎｔａｃｔ ｈｏｌｅ ：接続孔）を
孔あけして縦方向に接続電極を形成する工程で、絶縁膜
の厚さの相違のために種々の不具合な問題が起こる。
１層を飛び越えて１層目の配線層と３層目の配線層を接
続する技術が必要になると、配線を形成する際にコンタ
クトホール（ｃｏｎｔａｃｔ ｈｏｌｅ ：接続孔）を
孔あけして縦方向に接続電極を形成する工程で、絶縁膜
の厚さの相違のために種々の不具合な問題が起こる。
このような厚さの異なる絶縁膜哄コンタクトホールを孔
あけする従来の方法としては、一般に最も深い部分の絶
縁膜に適切な孔径のコンタクトホールを設けるように制
御する形成方法が採られている。
あけする従来の方法としては、一般に最も深い部分の絶
縁膜に適切な孔径のコンタクトホールを設けるように制
御する形成方法が採られている。
しかし、そうすると、浅い絶縁膜に設けられるコンタク
トホールはオーバーエツチング（過度なエツチング）さ
れて、その位置の配線表面にダメージを与えることにな
る。特に、絶縁膜と配線とのエツチング選択比が小さい
場合にはそのダメージが大きく、極端な場合には配線が
エツチングされて消滅してしまうことも起きる。
トホールはオーバーエツチング（過度なエツチング）さ
れて、その位置の配線表面にダメージを与えることにな
る。特に、絶縁膜と配線とのエツチング選択比が小さい
場合にはそのダメージが大きく、極端な場合には配線が
エツチングされて消滅してしまうことも起きる。
第２図にその従来の問題点を説明する図を図示しており
、図中の記号１は半導体基板、２は気相成長（ＣＶＤ）
法で被着したＰＳＧ膜、 １１は多結晶シリコン膜から
なる第１配線層、１２は多結晶シリコン膜からなる第２
配線層、 ＣＬ Ｃ２はコンタクトホールである。図示
のように、第１配線層１１と第２配線層１２とは上面を
被覆しているＰＳＧ膜の膜厚が相違しており、第１配線
層１１上のＰＳＧ膜は厚く、第２配線層１２上のＰＳＧ
膜は薄い。
、図中の記号１は半導体基板、２は気相成長（ＣＶＤ）
法で被着したＰＳＧ膜、 １１は多結晶シリコン膜から
なる第１配線層、１２は多結晶シリコン膜からなる第２
配線層、 ＣＬ Ｃ２はコンタクトホールである。図示
のように、第１配線層１１と第２配線層１２とは上面を
被覆しているＰＳＧ膜の膜厚が相違しており、第１配線
層１１上のＰＳＧ膜は厚く、第２配線層１２上のＰＳＧ
膜は薄い。
従って、このままの状態でＰＳＧ膜２にコンタクトホー
ルＣ１，Ｃ２を同時に孔あけすると、第１配線層１１上
の深いコンタクトホールＣ１は配線層に近い深い部分が
小さな孔になり、第２配線層１２上の浅いコンタクトホ
ールＣ２は全体的に大きな孔になる。一方、コンタクト
ホールＣ２を所定の孔径断面をもった孔に孔あけすると
、深いコンタクトホールＣ１が開口できないか、または
、孔断面が小さくて配線抵抗が増える孔が形成される。
ルＣ１，Ｃ２を同時に孔あけすると、第１配線層１１上
の深いコンタクトホールＣ１は配線層に近い深い部分が
小さな孔になり、第２配線層１２上の浅いコンタクトホ
ールＣ２は全体的に大きな孔になる。一方、コンタクト
ホールＣ２を所定の孔径断面をもった孔に孔あけすると
、深いコンタクトホールＣ１が開口できないか、または
、孔断面が小さくて配線抵抗が増える孔が形成される。
逆に、コンタクトホールＣ１の孔を所定の孔径断面にな
るようにエツチングすると、浅いコンタクトホールＣ２
がオーバーエッチになって、ＰＳＧＳ２Ｏ２種材質の多
結晶シリコン膜からなる第２配線層１２の表面にダメー
ジを与える。
るようにエツチングすると、浅いコンタクトホールＣ２
がオーバーエッチになって、ＰＳＧＳ２Ｏ２種材質の多
結晶シリコン膜からなる第２配線層１２の表面にダメー
ジを与える。
他の方法として、オーバーエツチングを避けるために、
厚さの異なる絶縁膜に設けるコンタクトホールを別々に
パターンニングする方法が考えられるが、そのように複
数回に分けてパターンニングすると、位置ずれが生じる
ために接触や断線の危険が増加し、また、その危険を回
避するために、位置ずれ余裕を設けると、半導体デバイ
スの高集積化・微細化を阻害することになる。
厚さの異なる絶縁膜に設けるコンタクトホールを別々に
パターンニングする方法が考えられるが、そのように複
数回に分けてパターンニングすると、位置ずれが生じる
ために接触や断線の危険が増加し、また、その危険を回
避するために、位置ずれ余裕を設けると、半導体デバイ
スの高集積化・微細化を阻害することになる。
本発明はこのような問題点を解消させて、深いコンタク
トホールも浅いコンタクトホールもほぼ同様の孔径断面
を有する接続電極を形成することを目的とした半導体装
置の製造方法を提案するものである。
トホールも浅いコンタクトホールもほぼ同様の孔径断面
を有する接続電極を形成することを目的とした半導体装
置の製造方法を提案するものである。
その課題は、第１図（ａ）〜（ｆ）の実施例図に示すよ
うに、第１配線層１１表面から第１の厚さを有し、かつ
第２配線層１２表面から第１の厚さよりも薄い第２の厚
さを有する絶縁膜２の、該第１配線層上に選択的に窓を
有するマスクパターン３を形成する工程と、 該マスクパターンを用いて、該第１配線層表面からの該
絶縁膜の厚さが該第２の厚さに略等しくなるように、該
絶縁膜を選択的に等方性エツチングする工程と、 該マスクパターンを除去した後、該絶縁膜表面に該第１
配線層上および該第２配線層上の各々に選択的に開口を
有する第２のマスクパターン４を形成する工程と、 該第２のマスクパターンを用いて、該第１配線層表面を
露出させる第１のコンタクトホールＡと、該第２配線層
表面を露出させる第２のコンタクトホールＢとを形成す
るように、該絶縁膜２をエツチングする工程とを有する
製造方法によって解決される。
うに、第１配線層１１表面から第１の厚さを有し、かつ
第２配線層１２表面から第１の厚さよりも薄い第２の厚
さを有する絶縁膜２の、該第１配線層上に選択的に窓を
有するマスクパターン３を形成する工程と、 該マスクパターンを用いて、該第１配線層表面からの該
絶縁膜の厚さが該第２の厚さに略等しくなるように、該
絶縁膜を選択的に等方性エツチングする工程と、 該マスクパターンを除去した後、該絶縁膜表面に該第１
配線層上および該第２配線層上の各々に選択的に開口を
有する第２のマスクパターン４を形成する工程と、 該第２のマスクパターンを用いて、該第１配線層表面を
露出させる第１のコンタクトホールＡと、該第２配線層
表面を露出させる第２のコンタクトホールＢとを形成す
るように、該絶縁膜２をエツチングする工程とを有する
製造方法によって解決される。
即ち、本発明は、まず、絶縁膜が厚くて深いコンタクト
ホールを形成する第１配線層上の絶縁膜を、第２配線層
上の絶縁膜の厚さとほぼ等しくなるように等方性エツチ
ングする。その際、コンタクトホールを孔あけするため
のマスクとして、絶縁膜よりエツチングレートの小さい
異種膜パターンを形成しておく。そして、その異種膜パ
ターンの窓径と膜厚を調整しておいて、所望形状のなだ
らかな側面をもった碗状の孔を所望の厚みだけ孔あけす
ると同時に、そのマスクとした異種膜パターンをエツチ
ングして消滅するように図る。
ホールを形成する第１配線層上の絶縁膜を、第２配線層
上の絶縁膜の厚さとほぼ等しくなるように等方性エツチ
ングする。その際、コンタクトホールを孔あけするため
のマスクとして、絶縁膜よりエツチングレートの小さい
異種膜パターンを形成しておく。そして、その異種膜パ
ターンの窓径と膜厚を調整しておいて、所望形状のなだ
らかな側面をもった碗状の孔を所望の厚みだけ孔あけす
ると同時に、そのマスクとした異種膜パターンをエツチ
ングして消滅するように図る。
次に、他のマスクを用いて、第１配線層と第２配線層と
の両方に異方性エツチングして、コンタクトホールを孔
あけする。
の両方に異方性エツチングして、コンタクトホールを孔
あけする。
そうすれば、高さの異なるコンタクトホールのいずれに
も適正な孔径をもったコンタクトホールが形成できて、
しかも、断線の恐れの多い深いコンタクトホールは等方
性エツチングされているために、カバレージ（被覆性）
のよい配線が形成できて、その結果、デバイス特性が安
定して高品質化された半導体デバイスが得られる。
も適正な孔径をもったコンタクトホールが形成できて、
しかも、断線の恐れの多い深いコンタクトホールは等方
性エツチングされているために、カバレージ（被覆性）
のよい配線が形成できて、その結果、デバイス特性が安
定して高品質化された半導体デバイスが得られる。
以下に図面を参照して実施例によって詳細に説明すると
、第１図（ａ）〜（ｆ）は本発明にかかる製造方法の工
程順断面図である。
、第１図（ａ）〜（ｆ）は本発明にかかる製造方法の工
程順断面図である。
第１図（ａ）参照；まず、本図は半導体基板１上のＰＳ
ＧＳ２Ｏ２に第１配線層１１と第２配線層１２とが形成
され、その配線を被覆しているＰＳＧＳ２Ｏ２厚が相違
して、第１配線層１１上のＰＳＧ膜（膜！１μｍ）は厚
く、第２配線層１２上のＰＳＧ膜（膜厚５５００人）は
薄い工程途中の断面図を示している。
ＧＳ２Ｏ２に第１配線層１１と第２配線層１２とが形成
され、その配線を被覆しているＰＳＧＳ２Ｏ２厚が相違
して、第１配線層１１上のＰＳＧ膜（膜！１μｍ）は厚
く、第２配線層１２上のＰＳＧ膜（膜厚５５００人）は
薄い工程途中の断面図を示している。
第１図（ｂ）参照；次いで、ＣＶＤ法によって膜厚１５
００人程度の５ｉｎ２ （酸化シリコン）膜を被着し、
これをフォトプロセスによってパターンニングして、窓
３Ｗを開けたＳｉＯ。マスクパターン３を形成する。窓
３−の孔径は形成予定のコンタクトホールと同程度の孔
径（０，７〜１μｍφ程度）にするが、この窓パターン
の窓あけには正確なエツチングの時間制御をおこなうこ
とが大切である。
００人程度の５ｉｎ２ （酸化シリコン）膜を被着し、
これをフォトプロセスによってパターンニングして、窓
３Ｗを開けたＳｉＯ。マスクパターン３を形成する。窓
３−の孔径は形成予定のコンタクトホールと同程度の孔
径（０，７〜１μｍφ程度）にするが、この窓パターン
の窓あけには正確なエツチングの時間制御をおこなうこ
とが大切である。
第１図（Ｃ）参照；次いで、全面を弗素系ガス（例えば
、ＣＦ４＋ＣＨＦｚ）を用いて等方性エツチングをおこ
なう。エツチング装置としてはダウンフロー型のマイク
ロ波プラズマドライエツチング装置が適当である。そう
すれば、窓３一部分に表出したＰＳＧ膜２が等方的にエ
ツチングされ、それと同時に、５ｉＯｚマスクパターン
３もエツチングされる。その時のエツチング選択比はＰ
ＳＧ：５ｉＯｔ＝３ ： １になる。
、ＣＦ４＋ＣＨＦｚ）を用いて等方性エツチングをおこ
なう。エツチング装置としてはダウンフロー型のマイク
ロ波プラズマドライエツチング装置が適当である。そう
すれば、窓３一部分に表出したＰＳＧ膜２が等方的にエ
ツチングされ、それと同時に、５ｉＯｚマスクパターン
３もエツチングされる。その時のエツチング選択比はＰ
ＳＧ：５ｉＯｔ＝３ ： １になる。
第１図（ｄ）参照；このようなドライエツチングが進行
すると、図示のように、ＳｉＯ□マスクパターン３（膜
厚１５００人）がエツチングされて消滅した時点には、
窓３一部分に表出したＰＳＧ膜２が等方エツチングされ
て側面がなだらかな碗状の孔Ｈ（深さ４５００人程度）
が孔あけされる。これはエツチング選択比が３＝１で、
等方性のエツチングであるからである。
すると、図示のように、ＳｉＯ□マスクパターン３（膜
厚１５００人）がエツチングされて消滅した時点には、
窓３一部分に表出したＰＳＧ膜２が等方エツチングされ
て側面がなだらかな碗状の孔Ｈ（深さ４５００人程度）
が孔あけされる。これはエツチング選択比が３＝１で、
等方性のエツチングであるからである。
第１図（ｅ）参照；次いで、再びフォトプロセスを適用
するために、レジスト膜マスクパターン４を形成する。
するために、レジスト膜マスクパターン４を形成する。
このレジスト膜マスクパターン４は第１配線層１１およ
び第２配線層１２の上のコンタクトホール形成部分に窓
を設けたパターンである。窓径は形成予定のコンタクト
ホールと同程度の孔径にする。
び第２配線層１２の上のコンタクトホール形成部分に窓
を設けたパターンである。窓径は形成予定のコンタクト
ホールと同程度の孔径にする。
第１図（ｆ）参照；次いで、そのレジスト膜マスクパタ
ーン４をエツチング阻止マスクにして、窓部分に表出し
たＰＳＧ膜２を異方性エツチングしてコンタクトホール
Ａ、Ｂを形成する。エツチング装置としてはりアクティ
ブイオンエツチング（ＲＩＥ）装置を用いて、反応ガス
は弗素系ガスを使用する。この異方性エツチングによっ
てエツチングされるエツチング量はいずれも膜厚５５０
０人とほぼ同じであるから、孔径の等しいコンタクトホ
ールを形成することができる。
ーン４をエツチング阻止マスクにして、窓部分に表出し
たＰＳＧ膜２を異方性エツチングしてコンタクトホール
Ａ、Ｂを形成する。エツチング装置としてはりアクティ
ブイオンエツチング（ＲＩＥ）装置を用いて、反応ガス
は弗素系ガスを使用する。この異方性エツチングによっ
てエツチングされるエツチング量はいずれも膜厚５５０
０人とほぼ同じであるから、孔径の等しいコンタクトホ
ールを形成することができる。
かくして、第１配線層１１上の深いコンタクトホールＡ
はホール周縁がなだらかに傾斜したカバーレージの良い
配線が被着できる形状に形成され、第２配線層１２上の
コンタクトホールＢは浅くてカバーレージの心配がない
ために、適切に正確な孔径に精度良く形成される。且つ
、第１配線層１１と第２配線層１２とが同じ孔径となり
、配線抵抗の変動のない安定した接続配線を形成するこ
とができる。
はホール周縁がなだらかに傾斜したカバーレージの良い
配線が被着できる形状に形成され、第２配線層１２上の
コンタクトホールＢは浅くてカバーレージの心配がない
ために、適切に正確な孔径に精度良く形成される。且つ
、第１配線層１１と第２配線層１２とが同じ孔径となり
、配線抵抗の変動のない安定した接続配線を形成するこ
とができる。
なお、上記実施例は高さの異なる２つの配線層にコンタ
クトホールを形成する例であるが、更に、３つの配線層
を上中下の３段の高さに設けている場合など、−層複雑
な構造にも同様の趣旨によって接続配線を形成すること
ができる。即ち、配線層の高さに応じて、等方性エツチ
ングによるエツチング深さをそれぞれ変化させて、各々
のコンタクトホールを別々に等方性エツチングし、残存
する絶縁膜の膜厚を一定にした後、同時に異方性エツチ
ングすれば同一孔径のコンタクトホールを形成すること
ができるものである。
クトホールを形成する例であるが、更に、３つの配線層
を上中下の３段の高さに設けている場合など、−層複雑
な構造にも同様の趣旨によって接続配線を形成すること
ができる。即ち、配線層の高さに応じて、等方性エツチ
ングによるエツチング深さをそれぞれ変化させて、各々
のコンタクトホールを別々に等方性エツチングし、残存
する絶縁膜の膜厚を一定にした後、同時に異方性エツチ
ングすれば同一孔径のコンタクトホールを形成すること
ができるものである。
［発明の効果〕
以上の説明から明らかなように、本発明によれば絶縁膜
中の位置の異なる複雑な配線を設けた半導体デバイスに
おいて、同一孔径のコンタクトホールを形成できて、そ
のため、適正な接続電極が形成され、安定な配線層が設
けられてデバイス特性を安定化させる顕著な効果が得ら
れるものである。
中の位置の異なる複雑な配線を設けた半導体デバイスに
おいて、同一孔径のコンタクトホールを形成できて、そ
のため、適正な接続電極が形成され、安定な配線層が設
けられてデバイス特性を安定化させる顕著な効果が得ら
れるものである。
第１図（ａ）〜（ｆ）は本発明にかかる製造方法の工程
順断面図、 第２図は従来の問題点を説明する図である。 図において、 ｌは半導体基板、 ２はｐｓｃ膜（絶縁膜）、 ３はＳｉＯ□マスクパターン（マスクパターン）、４は
レジスト膜マスクパターン（第２のマスクパターン）、 １１は第１配線層、 １２は第２配線層、３−は窓
、 Ｈは孔、 Ａ、 Ｂ、 Ｃ１，Ｃ２はコンタクトホールを示して
いる。 第２図 −４１ジズト１１７７７〜Ｓター５
順断面図、 第２図は従来の問題点を説明する図である。 図において、 ｌは半導体基板、 ２はｐｓｃ膜（絶縁膜）、 ３はＳｉＯ□マスクパターン（マスクパターン）、４は
レジスト膜マスクパターン（第２のマスクパターン）、 １１は第１配線層、 １２は第２配線層、３−は窓
、 Ｈは孔、 Ａ、 Ｂ、 Ｃ１，Ｃ２はコンタクトホールを示して
いる。 第２図 −４１ジズト１１７７７〜Ｓター５
Claims (1)
- 【特許請求の範囲】 第１の配線層表面から第１の厚さを有し、かつ第２の
配線層表面から第１の厚さよりも薄い第２の厚さを有す
る絶縁膜の、該第１の配線層上に選択的に窓を有するマ
スクパターンを形成する工程と、 該マスクパターンを用いて、該第１の配線層表面からの
該絶縁膜の厚さが該第２の厚さに略等しくなるように、
該絶縁膜を選択的に等方性エッチングする工程と、 該マスクパターンを除去した後、該絶縁膜表面に該第１
の配線層上および該第２の配線層上の各々に選択的に開
口を有する第２のマスクパターンを形成する工程と、 該第２のマスクパターンを用いて、該第１の配線層表面
を露出させる第１のコンタクトホールと、該第２の配線
層表面を露出させる第２のコンタクトホールとを形成す
るように、該絶縁膜をエッチングする工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834390A JPH0483336A (ja) | 1990-07-25 | 1990-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19834390A JPH0483336A (ja) | 1990-07-25 | 1990-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483336A true JPH0483336A (ja) | 1992-03-17 |
Family
ID=16389546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19834390A Pending JPH0483336A (ja) | 1990-07-25 | 1990-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483336A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204347A (ja) * | 1992-10-13 | 1994-07-22 | Samsung Electron Co Ltd | コンタクトホールを形成する方法 |
| JPH06318578A (ja) * | 1993-03-15 | 1994-11-15 | Hyundai Electron Ind Co Ltd | 半導体素子のコンタクトホール形成方法 |
| KR100425935B1 (ko) * | 2001-06-29 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
| JP2008004696A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器 |
| WO2010113229A1 (ja) * | 2009-04-03 | 2010-10-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1990
- 1990-07-25 JP JP19834390A patent/JPH0483336A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2010113229A1 (ja) * | 2009-04-03 | 2010-10-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US8420458B2 (en) | 2009-04-03 | 2013-04-16 | Sharp Kabushiki Kaisha | Semiconductor device and method of producing same |
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