JPH09266252A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09266252A JPH09266252A JP7469796A JP7469796A JPH09266252A JP H09266252 A JPH09266252 A JP H09266252A JP 7469796 A JP7469796 A JP 7469796A JP 7469796 A JP7469796 A JP 7469796A JP H09266252 A JPH09266252 A JP H09266252A
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- insulating film
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Abstract
(57)【要約】
【課題】深さの異なるコンタクト孔を開口する半導体装
置の製造方法において、エッチング残さがコンタクト孔
の側面に付着するのを防ぐとともに、開口後のコンタク
ト径の精度を高くして歩留まり、信頼性を向上させるこ
と。 【解決手段】浅いコンタクト孔１３−３Ａを開口する導
電層（７ａ）上のみに、エッチングレートの低い絶縁膜
１４ａを残すことにより、深いコンタクト孔１３−１に
対して、浅いコンタクト孔のオーバーエッチが低減され
る。
置の製造方法において、エッチング残さがコンタクト孔
の側面に付着するのを防ぐとともに、開口後のコンタク
ト径の精度を高くして歩留まり、信頼性を向上させるこ
と。 【解決手段】浅いコンタクト孔１３−３Ａを開口する導
電層（７ａ）上のみに、エッチングレートの低い絶縁膜
１４ａを残すことにより、深いコンタクト孔１３−１に
対して、浅いコンタクト孔のオーバーエッチが低減され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に深さの異なる複数のコンタクト孔を有す
る半導体装置の製造方法に関する。
法に関し、特に深さの異なる複数のコンタクト孔を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】図４（ａ）〜（ｄ）は、従来の深さの異
なる複数のコンタクト孔を有する半導体装置の製造方法
の一例として、ＭＯＳトランジスタと容量素子が混載さ
れた半導体装置の製造方法について説明するための工程
順断面図である。
なる複数のコンタクト孔を有する半導体装置の製造方法
の一例として、ＭＯＳトランジスタと容量素子が混載さ
れた半導体装置の製造方法について説明するための工程
順断面図である。
【０００３】まず、図４（ａ）に示すように、例えばＰ
型シリコン基板１の表面に絶縁分離用のフィールド絶縁
膜２を形成して活性領域を区画し、活性領域の表面にゲ
ート酸化膜３を形成する。次に、ポリシリコン膜４及び
ＷＳｉx （ｘ≒２）膜５を順次に堆積し、容量酸化膜６
を形成しＷＳｉx 膜７を形成する。次に、フォトリソグ
ラフィー法により、ＷＳｉx 膜７及び容量酸化膜６をパ
ターニングして、図４（ｂ）に示すように、容量素子形
成箇所（ここでは、フィールド絶縁膜上の所望の箇所）
上にＷＳｉx 膜７ａでなる容量上部電極を形成する。再
びフォトリソグラフィー法によりＷＳｉx 膜５及びポリ
シリコン膜４をパターニングして活性領域を横断するゲ
ート電極（ＷＳｉx 膜５ａ及びポリシリコン膜４ａでな
る）及び容量下部電極（ＷＳｉx 膜５ｂ及びポリシリコ
ン膜４ｂでなる）を形成する。次に、イオン注入を利用
して、ゲート電極（５ａ／４ａ）と自己整合的にＮ- 型
ソース・ドレイン領域８−１，８−２を形成し、酸化シ
リコン膜を堆積し異方性エッチングを行なってスペーサ
９ａ，９ｂ，９ｃを形成する。次に、再びイオン注入を
利用して、スペーサ９ａと自己整合的にＮ+ 型ソース・
ドレイン領域１０−１，１０−２を形成する。こうして
ＭＯＳトランジスタと容量素子とが形成される。
型シリコン基板１の表面に絶縁分離用のフィールド絶縁
膜２を形成して活性領域を区画し、活性領域の表面にゲ
ート酸化膜３を形成する。次に、ポリシリコン膜４及び
ＷＳｉx （ｘ≒２）膜５を順次に堆積し、容量酸化膜６
を形成しＷＳｉx 膜７を形成する。次に、フォトリソグ
ラフィー法により、ＷＳｉx 膜７及び容量酸化膜６をパ
ターニングして、図４（ｂ）に示すように、容量素子形
成箇所（ここでは、フィールド絶縁膜上の所望の箇所）
上にＷＳｉx 膜７ａでなる容量上部電極を形成する。再
びフォトリソグラフィー法によりＷＳｉx 膜５及びポリ
シリコン膜４をパターニングして活性領域を横断するゲ
ート電極（ＷＳｉx 膜５ａ及びポリシリコン膜４ａでな
る）及び容量下部電極（ＷＳｉx 膜５ｂ及びポリシリコ
ン膜４ｂでなる）を形成する。次に、イオン注入を利用
して、ゲート電極（５ａ／４ａ）と自己整合的にＮ- 型
ソース・ドレイン領域８−１，８−２を形成し、酸化シ
リコン膜を堆積し異方性エッチングを行なってスペーサ
９ａ，９ｂ，９ｃを形成する。次に、再びイオン注入を
利用して、スペーサ９ａと自己整合的にＮ+ 型ソース・
ドレイン領域１０−１，１０−２を形成する。こうして
ＭＯＳトランジスタと容量素子とが形成される。
【０００４】次に図４（ｃ）に示すように、ＣＶＤ酸化
シリコン膜１１を堆積し、図４（ｄ）に示すように、Ｂ
ＰＳＧ膜１２を形成した後ＣＭＰ法により平坦化処理を
行ない、所望の箇所のＢＰＳＧ膜１２およびＣＶＤ酸化
シリコン膜１１をドライエッチングしてコンタクト孔１
３−１，１３−２，１３−３を開口する。微細なコンタ
クト孔を開口するには、ＢＰＳＧ膜１１を平坦化しなけ
ればならないため、複数の深さの異なるコンタクト孔の
開口が必要となる。
シリコン膜１１を堆積し、図４（ｄ）に示すように、Ｂ
ＰＳＧ膜１２を形成した後ＣＭＰ法により平坦化処理を
行ない、所望の箇所のＢＰＳＧ膜１２およびＣＶＤ酸化
シリコン膜１１をドライエッチングしてコンタクト孔１
３−１，１３−２，１３−３を開口する。微細なコンタ
クト孔を開口するには、ＢＰＳＧ膜１１を平坦化しなけ
ればならないため、複数の深さの異なるコンタクト孔の
開口が必要となる。
【０００５】
【発明が解決しようとする課題】従来の複数のコンタク
ト孔を有する半導体装置では、微細なコンタクト孔を開
口するために層間絶縁膜の平坦化を行うと、拡散層上な
どに比べて凸部となる容量上部電極およびゲート電極上
などでは、絶縁膜が拡散層上に比べて薄くなりコンタク
ト孔が浅くなるため、反応性イオンエッチングで同時に
コンタクト孔を開口するとき、図４（ｄ）の１３−３の
ように、浅いコンタクト孔部では、オーバエッチとなり
コンタクト孔側面に導電性の付着物が残り易く、歩留ま
り、信頼性が低下するという問題があった。また、オー
バーエッチによりコンタクト孔の径が大きくなり微細化
に向かない。
ト孔を有する半導体装置では、微細なコンタクト孔を開
口するために層間絶縁膜の平坦化を行うと、拡散層上な
どに比べて凸部となる容量上部電極およびゲート電極上
などでは、絶縁膜が拡散層上に比べて薄くなりコンタク
ト孔が浅くなるため、反応性イオンエッチングで同時に
コンタクト孔を開口するとき、図４（ｄ）の１３−３の
ように、浅いコンタクト孔部では、オーバエッチとなり
コンタクト孔側面に導電性の付着物が残り易く、歩留ま
り、信頼性が低下するという問題があった。また、オー
バーエッチによりコンタクト孔の径が大きくなり微細化
に向かない。
【０００６】特開平４−１０６９２９号公報にはセルフ
アラインコンタクトの形成方法としてＭＯＳトランジス
タ形成後に１００ｎｍ程度の窒化シリコン膜を堆積して
から１μｍ程度のＰＳＧ膜を堆積することにより、コン
タクトホール部にゲート電極が露出して短格不良を発生
するのを防止する技術が開示されている。便宜上、図４
を借りて説明する。ＣＶＤ酸化シリコン膜１１の代りに
１００ｎｍの窒化シリコン膜を堆積し、ＢＰＳＧ膜１２
の代りに厚さ１μｍのＰＳＧ膜を堆積する。次に、Ｎ+
型ソース・ドレイン領域１０−１からゲート電極（ここ
では、ＷＳｉx膜５ａの代りにＳｉＯ2 膜が形成されて
いるものとする）上方にかけてコンタクト孔を形成する
のであるが、まずＰＳＧ膜をエッチングし窒化シリコン
膜をこのときのエッチング阻止層として使用する。次
に、窒化シリコン膜をエッチングする。これによりゲー
ト電極がコンタクト孔部に露出するのを防止するのであ
る。
アラインコンタクトの形成方法としてＭＯＳトランジス
タ形成後に１００ｎｍ程度の窒化シリコン膜を堆積して
から１μｍ程度のＰＳＧ膜を堆積することにより、コン
タクトホール部にゲート電極が露出して短格不良を発生
するのを防止する技術が開示されている。便宜上、図４
を借りて説明する。ＣＶＤ酸化シリコン膜１１の代りに
１００ｎｍの窒化シリコン膜を堆積し、ＢＰＳＧ膜１２
の代りに厚さ１μｍのＰＳＧ膜を堆積する。次に、Ｎ+
型ソース・ドレイン領域１０−１からゲート電極（ここ
では、ＷＳｉx膜５ａの代りにＳｉＯ2 膜が形成されて
いるものとする）上方にかけてコンタクト孔を形成する
のであるが、まずＰＳＧ膜をエッチングし窒化シリコン
膜をこのときのエッチング阻止層として使用する。次
に、窒化シリコン膜をエッチングする。これによりゲー
ト電極がコンタクト孔部に露出するのを防止するのであ
る。
【０００７】この手法を複数の深さの異なるコンタクト
孔を同時に形成する場合に適用すると、例えば、ＣＶＤ
酸化シリコン膜１１の代りに窒化シリコン膜を堆積する
か若しくは窒化シリコン膜を堆積してからＣＶＤ酸化シ
リコン膜を堆積することになる。深いコンタクト孔（１
３−１，１３−２）と浅いコンタクト孔１３−３をそれ
ぞれ形成する部分でＢＰＳＧ膜１２の厚さの差が大きい
こと、ＢＰＳＧ膜と窒化シリコン膜とではエッチングレ
ートにそれほど差がつかないことにより、窒化シリコン
膜のエッチング阻止層としての機能が浅いコンタクト孔
の形成に対して十分ではなくオーバエッチの防止は困難
である。
孔を同時に形成する場合に適用すると、例えば、ＣＶＤ
酸化シリコン膜１１の代りに窒化シリコン膜を堆積する
か若しくは窒化シリコン膜を堆積してからＣＶＤ酸化シ
リコン膜を堆積することになる。深いコンタクト孔（１
３−１，１３−２）と浅いコンタクト孔１３−３をそれ
ぞれ形成する部分でＢＰＳＧ膜１２の厚さの差が大きい
こと、ＢＰＳＧ膜と窒化シリコン膜とではエッチングレ
ートにそれほど差がつかないことにより、窒化シリコン
膜のエッチング阻止層としての機能が浅いコンタクト孔
の形成に対して十分ではなくオーバエッチの防止は困難
である。
【０００８】本発明の目的は、複数の深さの異なるコン
タクト孔を精度よく形成でき歩留り及び信頼性を一層向
上できる半導体装置の製造方法を提供することにある。
タクト孔を精度よく形成でき歩留り及び信頼性を一層向
上できる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の導電層パターン及びこ
れより前記半導体基板表面からみた高さが大きく表面を
第１の絶縁膜で覆われた第２の導電層パターンを形成す
る工程と、所定のエッチング手段に対して前記第１の絶
縁膜よりエッチングレートの大きい第２の絶縁膜を全面
に堆積したのち平坦化処理を行なう工程と、前記エッチ
ング手段により第２の絶縁膜表面から第１の導電層パタ
ーン及び第２の導電層パターンにそれぞれ達する第１の
コンタクト孔及び第２のコンタクト孔を同時に形成する
工程とを有するというものである。
造方法は、半導体基板上に第１の導電層パターン及びこ
れより前記半導体基板表面からみた高さが大きく表面を
第１の絶縁膜で覆われた第２の導電層パターンを形成す
る工程と、所定のエッチング手段に対して前記第１の絶
縁膜よりエッチングレートの大きい第２の絶縁膜を全面
に堆積したのち平坦化処理を行なう工程と、前記エッチ
ング手段により第２の絶縁膜表面から第１の導電層パタ
ーン及び第２の導電層パターンにそれぞれ達する第１の
コンタクト孔及び第２のコンタクト孔を同時に形成する
工程とを有するというものである。
【００１０】この場合、第１の絶縁膜を窒化シリコン
膜、第２の絶縁膜を酸化シリコン系絶縁膜とすることが
でき、更に酸化シリコン系絶縁膜をＢＰＳＧ膜もしくは
ＣＶＤ酸化シリコン膜とＢＰＳＧ膜と積層膜とすること
ができる。
膜、第２の絶縁膜を酸化シリコン系絶縁膜とすることが
でき、更に酸化シリコン系絶縁膜をＢＰＳＧ膜もしくは
ＣＶＤ酸化シリコン膜とＢＰＳＧ膜と積層膜とすること
ができる。
【００１１】第１の導電層パターン及び第２の導電層パ
ターン上の絶縁膜をエッチングするのに必要な最小限の
時間差を少なくできる。
ターン上の絶縁膜をエッチングするのに必要な最小限の
時間差を少なくできる。
【００１２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について説明する。これは、ＭＯＳトランジスタと容量
素子が混載された半導体装置の製造方法に本発明を適用
した例である。
について説明する。これは、ＭＯＳトランジスタと容量
素子が混載された半導体装置の製造方法に本発明を適用
した例である。
【００１３】まず、図１（ａ）に示すように、例えばＰ
型シリコン基板１の表面に絶縁分離用のフィールド絶縁
膜２を形成して活性領域を区画し、活性領域の表面にゲ
ート酸化膜３を形成する。次に、ポリシリコン膜４（厚
さ約１５０ｎｍ）及びＷＳｉx （ｘ≒２）膜５（厚さ約
１５０ｎｍ）を順次に堆積し、容量酸化膜６として例え
ば減圧ＣＶＤ法を用いて約４０ｎｍの酸化シリコン膜を
形成しＷＳｉx 膜７（厚さ約２００ｎｍ）を形成する。
次に、窒化シリコン膜１４を約２００ｎｍ成長しフォト
リソグラフィー法により、窒化シリコン膜１４、ＷＳｉ
x 膜７及び容量酸化膜６をパターニングして、図１
（ｂ）に示すように、容量素子形成箇所（ここではフィ
ールド絶縁膜上の所望の箇所）上にＷＳｉx 膜７ａでな
る容量上部電極（表面を窒化シリコン膜１４ａで覆われ
た第２の導電層パターン）を形成する。再びフォトリソ
グラフィー法によりＷＳｉx 膜５及びポリシリコン膜４
をパターニングして活性領域を横断するゲート電極（Ｗ
Ｓｉx 膜５ａ及びポリシリコン膜４ａでなる第１の導電
層パターン）及び容量下部電極（ＷＳｉx 膜５ｂ及びポ
リシリコン膜４ｂでなる）を形成する。次に、イオン注
入を利用して、ゲート電極（５ａ／４ａ）と自己整合的
にＮ- 型ソース・ドレイン領域８−１，８−２を形成
し、酸化シリコン膜を堆積し異方性エッチングを行なっ
てスペーサ９ａ，９ｂ，９ｃＡを形成する。次に、再び
イオン注入を利用してスペーサ９ａと自己整合的にＮ+
型ソース・ドレイン領域１０−１，１０−２を形成す
る。こうしてＭＯＳトランジスタと容量素子とが形成さ
れる。
型シリコン基板１の表面に絶縁分離用のフィールド絶縁
膜２を形成して活性領域を区画し、活性領域の表面にゲ
ート酸化膜３を形成する。次に、ポリシリコン膜４（厚
さ約１５０ｎｍ）及びＷＳｉx （ｘ≒２）膜５（厚さ約
１５０ｎｍ）を順次に堆積し、容量酸化膜６として例え
ば減圧ＣＶＤ法を用いて約４０ｎｍの酸化シリコン膜を
形成しＷＳｉx 膜７（厚さ約２００ｎｍ）を形成する。
次に、窒化シリコン膜１４を約２００ｎｍ成長しフォト
リソグラフィー法により、窒化シリコン膜１４、ＷＳｉ
x 膜７及び容量酸化膜６をパターニングして、図１
（ｂ）に示すように、容量素子形成箇所（ここではフィ
ールド絶縁膜上の所望の箇所）上にＷＳｉx 膜７ａでな
る容量上部電極（表面を窒化シリコン膜１４ａで覆われ
た第２の導電層パターン）を形成する。再びフォトリソ
グラフィー法によりＷＳｉx 膜５及びポリシリコン膜４
をパターニングして活性領域を横断するゲート電極（Ｗ
Ｓｉx 膜５ａ及びポリシリコン膜４ａでなる第１の導電
層パターン）及び容量下部電極（ＷＳｉx 膜５ｂ及びポ
リシリコン膜４ｂでなる）を形成する。次に、イオン注
入を利用して、ゲート電極（５ａ／４ａ）と自己整合的
にＮ- 型ソース・ドレイン領域８−１，８−２を形成
し、酸化シリコン膜を堆積し異方性エッチングを行なっ
てスペーサ９ａ，９ｂ，９ｃＡを形成する。次に、再び
イオン注入を利用してスペーサ９ａと自己整合的にＮ+
型ソース・ドレイン領域１０−１，１０−２を形成す
る。こうしてＭＯＳトランジスタと容量素子とが形成さ
れる。
【００１４】次に、図１（ｃ）に示すように、全面にＣ
ＶＤ法により酸化シリコン膜（ＣＶＤ酸化シリコン膜１
１Ａ）を約２５０ｎｍ、ＢＰＳＧ膜１２Ａ（Ｂ含有率１
０．５ｍｏｌ％、リン含有率４．５ｍｏｌ％）を約１４
００ｎｍ成長し、ＣＭＰ法によりＮ+ 型ソース・ドレイ
ン領域１０−１，１０−２上で絶縁膜厚が約１００ｎｍ
になるまで研磨して平坦化する。次に、コンタクト孔を
形成するためのマスクとなる図示しないフォトレジスト
膜を形成し、Ａｒ，ＣＦ4 及びＣＨＦ3 を２０：１：３
の比で混合したガスを用いた反応性イオンエッチングを
行なうことにより、図２に示すように、Ｎ+ 型拡散層及
び容量上部電極（７ａ）にそれぞれ達する第１のコンタ
クト孔１３−１，１３−２及び第２のコンタクト孔１３
−３Ａを形成する。エッチングレートはＢＰＳＧ膜１２
Ａ，ＣＶＤ酸化シリコン膜１１Ａ及び窒化シリコン膜１
４ａに対して４：３：１となるので第１のコンタクト孔
１３−１，１３−２と第２のコンタクト孔１３−３Ａと
を形成するのに必要最小限の時間がほぼ同じになる。従
って第２のコンタクト孔のオーバエッチを１０％以下に
抑えられ（窒化シリコン膜１４ａを設けないときは約１
００％）、コンタクト孔へのエッチング残さの付着を防
ぐことができ、０．３６μｍ径のコンタクト孔を精度よ
く開口でき、歩留りおよび信頼性を向上させることがで
きた。なお、コンタクト孔形成工程までを説明したが、
この後に配線層の形成等を行なうことはいうまでもな
い。
ＶＤ法により酸化シリコン膜（ＣＶＤ酸化シリコン膜１
１Ａ）を約２５０ｎｍ、ＢＰＳＧ膜１２Ａ（Ｂ含有率１
０．５ｍｏｌ％、リン含有率４．５ｍｏｌ％）を約１４
００ｎｍ成長し、ＣＭＰ法によりＮ+ 型ソース・ドレイ
ン領域１０−１，１０−２上で絶縁膜厚が約１００ｎｍ
になるまで研磨して平坦化する。次に、コンタクト孔を
形成するためのマスクとなる図示しないフォトレジスト
膜を形成し、Ａｒ，ＣＦ4 及びＣＨＦ3 を２０：１：３
の比で混合したガスを用いた反応性イオンエッチングを
行なうことにより、図２に示すように、Ｎ+ 型拡散層及
び容量上部電極（７ａ）にそれぞれ達する第１のコンタ
クト孔１３−１，１３−２及び第２のコンタクト孔１３
−３Ａを形成する。エッチングレートはＢＰＳＧ膜１２
Ａ，ＣＶＤ酸化シリコン膜１１Ａ及び窒化シリコン膜１
４ａに対して４：３：１となるので第１のコンタクト孔
１３−１，１３−２と第２のコンタクト孔１３−３Ａと
を形成するのに必要最小限の時間がほぼ同じになる。従
って第２のコンタクト孔のオーバエッチを１０％以下に
抑えられ（窒化シリコン膜１４ａを設けないときは約１
００％）、コンタクト孔へのエッチング残さの付着を防
ぐことができ、０．３６μｍ径のコンタクト孔を精度よ
く開口でき、歩留りおよび信頼性を向上させることがで
きた。なお、コンタクト孔形成工程までを説明したが、
この後に配線層の形成等を行なうことはいうまでもな
い。
【００１５】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００１６】第１の実施の形態ではＷＳｉx 膜７を形成
し窒化シリコン膜１４を堆積した後容量上部電極を形成
するためのパターニングを行なったが、本実施の形態で
はＷＳｉx 膜を形成してパターニングを行なって容量上
部電極を形成した後に窒化シリコン膜を堆積し、ゲート
電極及び容量下部電極を形成するためのパターニングを
行なう。そうすると、図３に示すように、容量上部電極
（７ａ）の表面及び側面を窒化シリコン膜１３Ａａで覆
うだけでなくゲート電極（５ａ／４ａ）の表面にも窒化
シリコン膜１４Ａｂで覆うことができる。窒化シリコン
膜の厚さを例えば１００ｎｍとし、他の条件は第１の実
施の形態と同じにすると、Ｎ+ 型ソース・ドレイン領域
に達する第１のコンタクト孔１３−１とゲート電極の表
面に達する第３のコンタクト孔１３−４を形成するのに
必要最小限の時間をほぼ同じにすることができる。容量
素子上にはＢＰＳＧ膜１２Ｂが約１５０ｎｍ残るが、第
２のコンタクト孔１３−３Ｂを形成するのに必要最小限
の時間はやや少なくなるので容量上部電極７ａは若干オ
ーバエッチされるが窒化シリコン膜１４Ａａを設けない
場合の４割程度ですむ。
し窒化シリコン膜１４を堆積した後容量上部電極を形成
するためのパターニングを行なったが、本実施の形態で
はＷＳｉx 膜を形成してパターニングを行なって容量上
部電極を形成した後に窒化シリコン膜を堆積し、ゲート
電極及び容量下部電極を形成するためのパターニングを
行なう。そうすると、図３に示すように、容量上部電極
（７ａ）の表面及び側面を窒化シリコン膜１３Ａａで覆
うだけでなくゲート電極（５ａ／４ａ）の表面にも窒化
シリコン膜１４Ａｂで覆うことができる。窒化シリコン
膜の厚さを例えば１００ｎｍとし、他の条件は第１の実
施の形態と同じにすると、Ｎ+ 型ソース・ドレイン領域
に達する第１のコンタクト孔１３−１とゲート電極の表
面に達する第３のコンタクト孔１３−４を形成するのに
必要最小限の時間をほぼ同じにすることができる。容量
素子上にはＢＰＳＧ膜１２Ｂが約１５０ｎｍ残るが、第
２のコンタクト孔１３−３Ｂを形成するのに必要最小限
の時間はやや少なくなるので容量上部電極７ａは若干オ
ーバエッチされるが窒化シリコン膜１４Ａａを設けない
場合の４割程度ですむ。
【００１７】以上、導電層パターンを被覆する層間絶縁
膜がＣＶＤ酸化シリコン膜とＢＰＳＧ膜の２層の場合に
ついて説明したが、これは単層でも３層以上でもよい。
高い方の導電層をエッチングレートの小さい第１の絶縁
膜で被覆してコンタクト孔の深さの違いによるエッチン
グに必要な最小限の時間差を小さくすればよいのであ
る。層間絶縁膜（第２の絶縁膜）として酸化シリコン
膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などの酸化シリコ
ンを主成分とする酸化シリコン系絶縁膜とし、エッチン
グ時間調整用の第１の絶縁膜を窒化シリコン膜とするこ
とができる。エッチング用のガスも上述のものに限ら
ず、このような絶縁膜のエッチングに使用されるもの
で、第１の絶縁膜より第２の絶縁膜を速くエッチングで
きればよい。
膜がＣＶＤ酸化シリコン膜とＢＰＳＧ膜の２層の場合に
ついて説明したが、これは単層でも３層以上でもよい。
高い方の導電層をエッチングレートの小さい第１の絶縁
膜で被覆してコンタクト孔の深さの違いによるエッチン
グに必要な最小限の時間差を小さくすればよいのであ
る。層間絶縁膜（第２の絶縁膜）として酸化シリコン
膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などの酸化シリコ
ンを主成分とする酸化シリコン系絶縁膜とし、エッチン
グ時間調整用の第１の絶縁膜を窒化シリコン膜とするこ
とができる。エッチング用のガスも上述のものに限ら
ず、このような絶縁膜のエッチングに使用されるもの
で、第１の絶縁膜より第２の絶縁膜を速くエッチングで
きればよい。
【００１８】
【発明の効果】以上説明したように本発明は深さの異な
る第１，第２のコンタクト孔を形成するに当り、浅い方
の第２のコンタクト孔を設ける個所の第２の導電層パタ
ーン上にエッチングレートの小さい第１の絶縁膜で被覆
したのちエッチングレートの大きい第２の絶縁膜を全面
に堆積し平坦化処理を行なってエッチングに必要な最小
限の時間を調整することにより第２の導電層パターンの
オーバエッチを容易に抑ことができるのでオーバエッチ
によるエッチング残さの付着を防ぐことができ微細なコ
ンタクト孔を精度よく開口でき、半導体装置の歩留り及
び信頼性を一層向上できる効果がある。
る第１，第２のコンタクト孔を形成するに当り、浅い方
の第２のコンタクト孔を設ける個所の第２の導電層パタ
ーン上にエッチングレートの小さい第１の絶縁膜で被覆
したのちエッチングレートの大きい第２の絶縁膜を全面
に堆積し平坦化処理を行なってエッチングに必要な最小
限の時間を調整することにより第２の導電層パターンの
オーバエッチを容易に抑ことができるのでオーバエッチ
によるエッチング残さの付着を防ぐことができ微細なコ
ンタクト孔を精度よく開口でき、半導体装置の歩留り及
び信頼性を一層向上できる効果がある。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図２】図１に続いて示す断面図。
【図３】本発明の第２の実施の形態について説明するた
めの断面図。
めの断面図。
【図４】従来の技術について説明するための（ａ）〜
（ｄ）に分図して示す工程順断面図。
（ｄ）に分図して示す工程順断面図。
１ Ｐ型シリコン基板 ２ フィールド絶縁膜 ３ ゲート酸化膜 ４，４ａ ポリシリコン膜 ５，５ａ ＷＳｉx 膜 ６ 容量酸化膜 ７ ＷＳｉx 膜 ８−１，８−２ Ｎ- 型ソース・ドレイン領域 ９ａ，９ｂ，９ｂＡ，９ｃ，９ｃＡ スペーサ １０−１，１０−２ Ｎ+ 型ソース・ドレイン領域 １１，１１Ａ，１１Ｂ ＣＶＤ酸化シリコン膜 １２，１２Ａ，１２Ｂ ＢＰＳＧ膜 １３−１，１３−２，１３−３，１３−３Ａ，１３−３
Ｂ，１３−４ コンタクト孔 １４，１４ａ，１４Ａａ，１４Ａｂ 窒化シリコン膜
Ｂ，１３−４ コンタクト孔 １４，１４ａ，１４Ａａ，１４Ａｂ 窒化シリコン膜
Claims (4)
- 【請求項１】 半導体基板上に第１の導電層パターン及
びこれより前記半導体基板表面からみた高さが大きく表
面を第１の絶縁膜で覆われた第２の導電層パターンを形
成する工程と、所定のエッチング手段に対して前記第１
の絶縁膜よりエッチングレートの大きい第２の絶縁膜を
全面に堆積したのち平坦化処理を行なう工程と、前記エ
ッチング手段により第２の絶縁膜表面から第１の導電層
パターン及び第２の導電層パターンにそれぞれ達する第
１のコンタクト孔及び第２のコンタクト孔を同時に形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 第１の絶縁膜が窒化シリコン膜、第２の
絶縁膜が酸化シリコン系絶縁膜である請求項１記載の半
導体装置の製造方法。 - 【請求項３】 酸化シリコン系絶縁膜がＢＰＳＧ膜であ
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 酸化シリコン系絶縁膜がＣＶＤ酸化シリ
コン膜及びＢＰＳＧ膜の積層膜である請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7469796A JPH09266252A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7469796A JPH09266252A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266252A true JPH09266252A (ja) | 1997-10-07 |
Family
ID=13554688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7469796A Pending JPH09266252A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
| US7316972B2 (en) | 2002-08-30 | 2008-01-08 | Matsushita Electric Industrial Co., Ltd. | Contact hole formation method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150941A (ja) * | 1986-12-15 | 1988-06-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-03-28 JP JP7469796A patent/JPH09266252A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150941A (ja) * | 1986-12-15 | 1988-06-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
Cited By (2)
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|---|---|---|---|---|
| US6211059B1 (en) | 1999-10-29 | 2001-04-03 | Nec Corporation | Method of manufacturing semiconductor device having contacts with different depths |
| US7316972B2 (en) | 2002-08-30 | 2008-01-08 | Matsushita Electric Industrial Co., Ltd. | Contact hole formation method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |