JP3507271B2 - 半導体素子の開口部の形成方法と半導体素子の製造方法 - Google Patents

半導体素子の開口部の形成方法と半導体素子の製造方法

Info

Publication number
JP3507271B2
JP3507271B2 JP04648597A JP4648597A JP3507271B2 JP 3507271 B2 JP3507271 B2 JP 3507271B2 JP 04648597 A JP04648597 A JP 04648597A JP 4648597 A JP4648597 A JP 4648597A JP 3507271 B2 JP3507271 B2 JP 3507271B2
Authority
JP
Japan
Prior art keywords
forming
interlayer insulating
insulating layer
opening
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04648597A
Other languages
English (en)
Other versions
JPH09260487A (ja
Inventor
沈明燮
申賢哲
▲呉▼京錫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH09260487A publication Critical patent/JPH09260487A/ja
Application granted granted Critical
Publication of JP3507271B2 publication Critical patent/JP3507271B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にコンタクトホールやビアホールのような
微細開口部のプロフィールを改善することにより、後続
の膜蒸着工程等をより容易に行える半導体素子の開口部
の形成方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の開口部、例えば半
導体基板と導電層とを接続させるためのコンタクトホー
ルや、導電層と導電層とを連結するためのビアホール等
は、半導体基板や導電層上に形成された層間絶縁層を部
分的にエッチングして半導体基板や導電層の表面の一部
を露出させることにより形成される。
【０００３】電子機器の高速化、高機能化及び小型化を
達成するための半導体装置の高集積化に伴い、セル面積
は縮小する。その結果、コンタクトホールやビアホール
等（以下、まとめてコンタクトホールという）の大きさ
も減少する。一般に、コンタクトホールは後続の工程の
進行時に工程のマージンを与えるが、特に、微細コンタ
クトホールは下部導電層の工程マージンを増大させる。
したがって、コンタクトホール、特に微細コンタクトホ
ールの構造及びその形成方法に関する研究が活発に行わ
れている。
【０００４】現在、微細コンタクトホールを形成する各
種の方法が提案されている。特に、コンタクトホールが
形成される膜の上部にエッチング阻止層を形成して微細
コンタクトホールを形成する方法を、図１乃至図３を参
照して説明する。図１乃至図３は、従来の技術による微
細コンタクトホールの形成方法を説明するための断面図
である。
【０００５】図１は、感光膜パターン２４を形成する工
程を示すものである。これは、半導体基板１０の上に素
子分離のためのフィールド酸化膜１２を形成する工程
と、ワードライン１４と、このワードラインを絶縁させ
るための第１絶縁層１６を形成する工程と、この第１絶
縁層１６の上に層間絶縁層１８を形成して表面を平坦化
する工程と、層間絶縁層１８の上部にポリシリコンを蒸
着してエッチング阻止層２０を形成する工程と、エッチ
ング阻止層２０の上に絶縁物を蒸着して第２絶縁層２２
を形成する工程と、第２絶縁層２２の上にフォトレジス
トを塗布した後、パターニングしてコンタクトホールが
形成される部分の前記第２絶縁層２２を露出させる感光
膜パターン２４を形成する工程とからなる。
【０００６】図２は、スペーサ２６を形成する工程を示
すものである。これは、感光膜パターン（図１の２４）
をエッチングマスクとして用いて第２絶縁層２２をパタ
ーニングする工程と、前記感光膜パターン２４を取り除
く工程と、感光膜パターンが取り除かれた結果物上に酸
化物を蒸着し、異方性エッチングすることにより、パタ
ーニングされた第２絶縁層２２の側壁に酸化物スペーサ
２６を形成する工程と、前記スペーサ２６をエッチング
マスクとして用いて、エッチング阻止層２０を選択的に
エッチングする工程とからなる。
【０００７】図３は、コンタクトホールａを形成する工
程を示すものである。これは、前記スペーサ２６をエッ
チングマスクとして用いて層間絶縁層１８及び第１絶縁
層１６をエッチングすることにより、半導体基板１０の
一部を露出させるコンタクトホールａを形成する工程
と、第２絶縁層２２及びスペーサ２６を取り除く工程と
からなる。
【０００８】前記従来の技術によれば、パターニングさ
れた第２絶縁層２２により露出される半導体基板の面積
が、前記スペーサ２６ほど小さくなるため、実際の写真
工程より微細なコンタクトホールが形成される。かつ、
酸化物スペーサ２６の形成時に、ポリシリコンからなる
エッチング阻止層２０によりその下部の層間絶縁層１８
の損傷が防止される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の方法によれば、微細コンタクトホールの形成は可能
であるが、コンタクトホールの幅に対する高さの比で表
されるアスペクト比の増加は不可避である。すなわち、
図３に示した層間絶縁層１８又は金属層と金属層とを隔
離させるための層間絶縁層（図示せず）は所定の厚さを
保つべきであるが、素子の高集積に伴い、コンタクトホ
ールの幅は小さくなる。その結果、コンタクトホールの
アスペクト比は増加する。
【００１０】 このようにアスペクト比が増加したコン
タクトホールの上に金属層を形成したり、コンタクトホ
ールを金属で埋め込む場合に、金属配線の段差塗布性が
不良になる。したがって、コンタクトホールの内部にお
けるボイド（void）形成、配線のオープンのような問題
が発声する。したがって、本発明の目的は、後続の膜蒸
着工程等をより容易にするコンタクトホールやビアホー
ルのような微細な開口部の形成方法と半導体素子の製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体素子の開口部の形成方法は、半導体
基板上に層間絶縁層を形成する工程と、前記層間絶縁層
上にエッチング阻止層を形成する工程と、前記エッチン
グ阻止層及び層間絶縁層の所定部位をエッチングして、
リセスを形成する工程と、前記リセスの側壁にスペーサ
を形成する工程と、前記スペーサをマスクとして用い
て、前記層間絶縁層の一部が残るように前記層間絶縁層
をエッチングする工程と、前記スペーサ及びエッチング
阻止層を取り除く工程と、残存する前記層間絶縁層をエ
ッチングして、前記層間絶縁層に、断面形状が上部は広
く下部は狭い階段状で前記半導体基板に達する開口部を
形成する工程とを備えることを特徴とする。
【００１２】 ここで、開口部が形成される部分に残存
する前記層間絶縁層を全面エッチング工程を通して取り
除いて、開口部の上端に緩慢な傾斜を形成することが望
ましい。又、本発明の半導体素子の製造方法は、コンタ
クトホールやビアホールのような微細開口部を有する半
導体素子の製造方法であって、前記開口部の形成工程
が、半導体基板上に層間絶縁層を形成する工程と、前記
層間絶縁層上にエッチング阻止層を形成する工程と、前
記エッチング阻止層及び層間絶縁層の所定部位をエッチ
ングして、リセスを形成する工程と、前記リセスの側壁
にスペーサを形成する工程と、前記スペーサをマスクと
して用いて、前記層間絶縁層の一部が残るように前記層
間絶縁層をエッチングする工程と、前記スペーサ及びエ
ッチング阻止層を取り除く工程と、残存する前記層間絶
縁層をエッチングして、前記層間絶縁層に、断面形状が
上部は広く下部は狭い階段状で前記半導体基板に達する
開口部を形成する工程とを含むことを特徴とする。
【００１３】 前記本発明のよれば、微細開口部のアス
ペクト比を減少させてプロフィールを改善することによ
り、後続の膜蒸着工程時等での段差塗布性を改善するこ
とができる。したがって、従来の開口部の内部における
ボイド形成、配線のオープンのような問題を防ぐことが
できる。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図４乃至図１０は、
本発明の一実施の形態による半導体素子のコンタクトホ
ールの形成方法を説明するための断面図である。まず、
図４は感光膜パターン６２を形成する工程を示すもので
ある。
【００１５】これは、半導体基板５０の上に素子分離の
ためのフィールド酸化膜５２を形成する工程と、フィー
ルド酸化膜５２が形成された前記結果物の上にソース／
ドレイン（図示せず）及びゲート５４を形成してトラン
ジスタを形成する工程と、前記ゲート５４を絶縁させる
ための薄膜の絶縁層５６を形成する工程と、トランジス
タのような下部構造物により屈曲が形成された半導体基
板を平坦・絶縁させるために、薄膜の絶縁層５６の上に
層間絶縁層５８を形成する工程と、コンタクトホールの
形成時、層間絶縁層５８の損傷を防止するために前記層
間絶縁層５８の上にエッチング阻止層６０を形成する工
程と、前記エッチング阻止層６０の上にフォトレジスト
を塗布した後、パターニングしてコンタクトホール又は
ビアホールが形成される領域の前記エッチング阻止層の
一部を露出させる感光膜パターン６２を形成する工程と
からなる。
【００１６】ここで、前記層間絶縁層５８は、流動性の
ある絶縁物、例えば、ＢＰＳＧ（Boro-Phospo Silicate
Glass），ＢＳＧ，ＰＳＧなどの不純物がドープされた
酸化物を蒸着して形成するか、ＨＴＯ，ＬＴＯなどの不
純物がドープしていない酸化物、すなわち、ＵＳＧ（Un
doped Silicate Glass）を用いて形成することができ
る。
【００１７】 更に、前記エッチング阻止層６０は、所
定の異方性エッチングに対して前記層間絶縁層５８を構
成する物質よりエッチング速度の小さい物質、例えば、
シリコンオキシナイトライド、非晶質シリコン、シリコ
ンナイトライド、または多結晶シリコンで形成し、前記
所定の異方性エッチングに耐える程度の厚さで形成する
ことが望ましい。
【００１８】図５は、層間絶縁層５８の表面にリセス
“ｒ”を形成する工程を示すものである。これは、前記
感光膜パターン６２をエッチングマスクとして用いて、
コンタクトホールが形成される部分のエッチング阻止層
６０を取り除く工程と、前記層間絶縁層５８を所定の深
さにエッチングする工程とからなる。
【００１９】 図６は、リセスｒの側壁にスペーサ６６
を形成する工程を示すものである。これは、前記感光膜
パターン６２を取り除く工程と、その結果物の上に前記
層間絶縁層５８を構成する物質よりエッチング速度の低
い物質、例えば、前記エッチング阻止層６０と同一のシ
リコンナイトライド、シリコンオキシナイトライド、非
晶質シリコン、または多結晶シリコンを蒸着して、物質
層（図示せず）を形成する工程と、前記物質層を異方性
エッチングしてスペーサ６６を形成する工程とからな
る。
【００２０】ここで、前記スペーサ６６の幅によりコン
タクトホールの大きさが決められ、このスペーサの幅は
物質層の厚さにより決められる。前記物質層はリセス
“ｒ”の幅が埋め込まれないように、リセス“ｒ”の幅
の１／２より小さい厚さで蒸着することが望ましい。図
７は、層間絶縁層５８を所定の深さにエッチングする工
程を示すものである。
【００２１】ここで、前記スペーサ６６をエッチングマ
スクとして用いて、コンタクトホールが形成される部分
の前記層間絶縁層５８をエッチングする。この際、前記
層間絶縁層５８は所定の深さ、例えば、層間絶縁層の厚
さの１０％程度が残る厚さ、例えば、１０００Å以下が
残る程度でエッチングすることが望ましい。このように
コンタクトホールが形成される部分の前記層間絶縁層５
８の一部を残すのは、前記エッチング阻止層６０及びス
ペーサ６６の除去時、シリコン基板やコンタクトホール
の下部の導電層の損傷を防止するためである。
【００２２】図８は、エッチング阻止層６０及びスペー
サ６６を取り除く工程を示すものである。ここで、前記
エッチング阻止層６０及びスペーサ６６を等方性エッチ
ングで取り除く。これにより、コンタクトホールが形成
される層間絶縁層５８には、その下端は狭い部分ｌ、上
端は広い部分ｕからなる溝ｈ′が形成される。
【００２３】図９は、微細コンタクトホールｈ″を形成
する工程を示すものである。ここで、結果物に対する全
面エッチング工程を行って、溝ｈ′の下方に残存する前
記層間絶縁層５８を取り除く。前記全面エッチング工程
により広い上端（図８のｕ参照）の層間絶縁層５８の一
部も共にエッチングされて、微細コンタクトホールｈ″
の上端の形状が緩慢な傾斜を有する。これにより、後続
の膜蒸着工程で段差塗布性を向上させ得る。
【００２４】本発明は前記実施の形態に限るものでな
く、多くの変形が本発明の技術的な思想内で当分野の通
常の知識を持つ者により可能なのは明らかである。
【００２５】
【発明の効果】上述した本発明による半導体素子の開口
部の形成方法によれば、先ず、コンタクトホールが形成
される部分の層間絶縁層の一部をエッチングし、その側
壁にスペーサを形成した後、層間絶縁層の残り部分をエ
ッチングしてコンタクトホールを形成する。このよう
に、２回の層間絶縁層のエッチング工程により、その上
端が広く、その下端は狭い形状のコンタクトホールを形
成するので、微細コンタクトホールを形成すると共に、
コンタクトホールのプロフィールを改善する。したがっ
て、後続の膜蒸着工程時の段差塗布性を改善することが
でき、微細コンタクトホールの形成時のアスペクト比の
増加による、後続の膜、例えばスパッタリング方法によ
り形成される金属膜などの段差塗布性の不良も改善させ
得る。これにより、コンタクトホールの内部に形成され
るボイドによる配線のオープンなどの問題も防止され
る。
【図面の簡単な説明】
【図１】従来の技術による微細コンタクトホールの形成
方法を説明するための断面図である。
【図２】従来の技術による微細コンタクトホールの形成
方法を説明するための断面図である。
【図３】従来の技術による微細コンタクトホールの形成
方法を説明するための断面図である。
【図４】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【図５】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【図６】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【図７】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【図８】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【図９】本発明の一実施の形態による微細コンタクトホ
ールの形成方法を説明するための断面図である。
【符号の説明】
５０ 半導体基板 ５２ フィールド酸化膜 ５４ ゲート ５６ 薄膜の絶縁層 ５８ 層間絶縁層 ６０ エッチング阻止層 ６２ 感光膜パターン ６６ スペーサ ｒ リセス ｈ′ 溝 ｌ 狭い部分 ｕ 広い部分 ｈ″ 微細コンタクトホール
フロントページの続き (56)参考文献 特開 平３−16217（ＪＰ，Ａ) 特開 平３−259529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/28

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に層間絶縁層を形成する工
    程と、 前記層間絶縁層上にエッチング阻止層を形成する工程
    と、 前記エッチング阻止層及び層間絶縁層の所定部位をエッ
    チングして、リセスを形成する工程と、 前記リセスの側壁にスペーサを形成する工程と、 前記スペーサをマスクとして用いて、前記層間絶縁層の
    一部が残るように前記層間絶縁層をエッチングする工程
    と、 前記スペーサ及びエッチング阻止層を取り除く工程と、 残存する前記層間絶縁層をエッチングして、前記層間絶
    縁層に、断面形状が上部は広く下部は狭い階段状で前記
    半導体基板に達する開口部を形成する工程とを備えるこ
    とを特徴とする半導体素子の開口部の形成方法。
  2. 【請求項２】 前記開口部を形成する工程では、残存す
    る前記層間絶縁層の除去時に、全面エッチング工程を通
    して開口部の上端に緩慢な傾斜を形成することを特徴と
    する請求項１に記載の半導体素子の開口部の形成方法。
  3. 【請求項３】 前記層間絶縁層は酸化物で形成されるこ
    とを特徴とする請求項１に記載の半導体素子の開口部の
    形成方法。
  4. 【請求項４】 前記酸化物は、ＨＴＯ、ＢＰＳＧ、ＰＳ
    Ｇ、ＢＳＧ及びＬＴＯからなる群から選ばれるいずれか
    １つであることを特徴とする請求項３に記載の半導体素
    子の開口部の形成方法。
  5. 【請求項５】 前記エッチング阻止層は、所定の異方性
    エッチングに対して前記層間絶縁層より小さいエッチン
    グ速度を有する物質で形成されることを特徴とする請求
    項１に記載の半導体素子の開口部の形成方法。
  6. 【請求項６】 前記エッチング阻止層は、シリコンナイ
    トライド、シリコンオキシナイトライド、多結晶シリコ
    ン、及び非晶質シリコンからなる群から選ばれるいずれ
    か１つで形成されることを特徴とする請求項１に記載の
    半導体素子の開口部の形成方法。
  7. 【請求項７】 前記スペーサを形成する工程では、前記
    リセスの幅の１／２以下の厚さを有する物質層を蒸着し
    た後に、異方性エッチングして前記スペーサを形成する
    ことを特徴とする請求項１に記載の半導体素子の開口部
    の形成方法。
  8. 【請求項８】 前記スペーサは前記エッチング阻止層と
    同じ物質で形成されることを特徴とする請求項１に記載
    の半導体素子の開口部の形成方法。
  9. 【請求項９】 前記層間絶縁層を形成する工程の前に、
    半導体基板上にトランジスタを形成する工程をさらに備
    え、前記開口部を形成する工程で形成される前記開口部
    は、前記半導体基板を部分的に露出させるコンタクトホ
    ールであることを特徴とする請求項１に記載の半導体素
    子の開口部の形成方法。
  10. 【請求項１０】 前記層間絶縁層を形成する工程の前
    に、半導体基板上に導電層を形成する工程をさらに備
    え、前記開口部を形成する工程で形成される前記開口部
    は、前記導電層を部分的に露出させるビアホールである
    ことを特徴とする請求項１記載の半導体素子の開口部の
    形成方法。
  11. 【請求項１１】 コンタクトホールやビアホールのよう
    な微細開口部を有する半導体素子の製造方法であって、 前記開口部の形成工程が、 半導体基板上に層間絶縁層を形成する工程と、 前記層間絶縁層上にエッチング阻止層を形成する工程
    と、 前記エッチング阻止層及び層間絶縁層の所定部位をエッ
    チングして、リセスを形成する工程と、 前記リセスの側壁にスペーサを形成する工程と、 前記スペーサをマスクとして用いて、前記層間絶縁層の
    一部が残るように前記層間絶縁層をエッチングする工程
    と、 前記スペーサ及びエッチング阻止層を取り除く工程と、 残存する前記層間絶縁層をエッチングして、前記層間絶
    縁層に、断面形状が上部は広く下部は狭い階段状で前記
    半導体基板に達する開口部を形成する工程とを含むこと
    を特徴とする半導体素子の製造方法。
JP04648597A 1996-03-19 1997-02-28 半導体素子の開口部の形成方法と半導体素子の製造方法 Expired - Fee Related JP3507271B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960007378A KR0176199B1 (ko) 1996-03-19 1996-03-19 반도체 소자의 접촉창 형성방법
KR96-7378 1996-03-19

Publications (2)

Publication Number Publication Date
JPH09260487A JPH09260487A (ja) 1997-10-03
JP3507271B2 true JP3507271B2 (ja) 2004-03-15

Family

ID=19453418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04648597A Expired - Fee Related JP3507271B2 (ja) 1996-03-19 1997-02-28 半導体素子の開口部の形成方法と半導体素子の製造方法

Country Status (3)

Country Link
US (1) US5942803A (ja)
JP (1) JP3507271B2 (ja)
KR (1) KR0176199B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145058B1 (ko) * 1994-12-31 1998-07-01 김광호 스태틱 랜덤 억세스 메모리 소자 및 제조방법
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
US6214747B1 (en) * 1999-10-28 2001-04-10 United Microelectronics Corp. Method for forming opening in a semiconductor device
DE10027932C2 (de) * 2000-05-31 2003-10-02 Infineon Technologies Ag Verfahren zur Bildung eines Kontaktlochs in einer Isolierschicht eines elektronischen oder mikroelektronischen Bauelements
KR100583121B1 (ko) * 2000-06-29 2006-05-24 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택홀 제조방법
KR100386110B1 (ko) * 2000-11-29 2003-06-02 삼성전자주식회사 반도체 소자의 콘택홀 형성 방법
JP2002217383A (ja) * 2001-01-12 2002-08-02 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6664180B1 (en) * 2001-04-02 2003-12-16 Advanced Micro Devices, Inc. Method of forming smaller trench line width using a spacer hard mask
US7045383B2 (en) * 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
KR100474508B1 (ko) * 2002-11-07 2005-03-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100485159B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
KR100672663B1 (ko) * 2004-12-28 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100722137B1 (ko) * 2005-12-26 2007-05-25 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN103579086A (zh) * 2012-07-25 2014-02-12 旺宏电子股份有限公司 半导体装置及形成半导体结构的方法
CN105336669B (zh) * 2014-07-11 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9431297B2 (en) * 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463246A (en) * 1988-12-29 1995-10-31 Sharp Kabushiki Kaisha Large scale high density semiconductor apparatus
JP2623812B2 (ja) * 1989-01-25 1997-06-25 日本電気株式会社 半導体装置の製造方法
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
US5605864A (en) * 1994-08-02 1997-02-25 Micron Technology, Inc. Method for forming a semiconductor buried contact with a removable spacer
US5684331A (en) * 1995-06-07 1997-11-04 Lg Semicon Co., Ltd. Multilayered interconnection of semiconductor device
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit

Also Published As

Publication number Publication date
KR970067641A (ko) 1997-10-13
US5942803A (en) 1999-08-24
JPH09260487A (ja) 1997-10-03
KR0176199B1 (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
JP3507271B2 (ja) 半導体素子の開口部の形成方法と半導体素子の製造方法
JPH09181180A (ja) 半導体集積回路及びその製造方法
JPH11330245A (ja) 半導体装置のコンタクト形成方法
US5500382A (en) Self-aligned contact process
US6596609B2 (en) Method of fabricating a feature in an integrated circuit using two edge definition layers and a spacer
US5950104A (en) Contact process using Y-contact etching
JPH09205145A (ja) 集積回路及びその製造方法
US5552343A (en) Method for tapered contact formation
US5994228A (en) Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
US5668039A (en) Method for forming crown-shape capacitor node with tapered etching
US7557038B2 (en) Method for fabricating self-aligned contact hole
JP2002217128A (ja) 半導体素子の製造方法
JPH10233445A (ja) 半導体装置およびその製造方法
JPH11162982A (ja) 半導体装置の製造方法
US6458680B2 (en) Method of fabricating contact pads of a semiconductor device
JP3510922B2 (ja) 半導体装置およびその製造方法
JPH09120990A (ja) 接続孔の形成方法
JPH0897383A (ja) 半導体装置の製造方法
JPH1197529A (ja) 半導体装置の製造方法
JP4949547B2 (ja) 半導体記憶装置の製造方法
US6281092B1 (en) Method for manufacturing a metal-to-metal capacitor utilizing only one masking step
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR0155787B1 (ko) 반도체 메모리장치의 매몰접촉창 형성방법
KR100548594B1 (ko) 디램의 커패시터 노드 형성방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031218

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071226

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081226

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091226

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091226

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101226

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees