JP3510922B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特にセルフアラインコンタクトを利用す
る半導体装置およびその製造方法に関する。
造方法に係り、特にセルフアラインコンタクトを利用す
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化のためには
リソグラフィ研究、セル構造研究、配線と関連した新し
い物質研究および絶縁膜と関連した物性研究等が必要で
ある。４Ｍｂから２５６Ｍｂにその集積度が増加してい
るＤＲＡＭ装置において、セル面積の縮小によるコンタ
クト面積の縮小は必須的である。
リソグラフィ研究、セル構造研究、配線と関連した新し
い物質研究および絶縁膜と関連した物性研究等が必要で
ある。４Ｍｂから２５６Ｍｂにその集積度が増加してい
るＤＲＡＭ装置において、セル面積の縮小によるコンタ
クト面積の縮小は必須的である。
【０００３】最小フィーチャーサイズにコンタクトを形
成してもマスクのミスアライン等により周辺構造物、例
えばゲート電極やゲート電極と交叉する線、つまりビッ
トラインの露出が頻繁に発生するが、これはゲート電極
とビットライン、ビットラインとストレージノード、あ
るいはゲート電極とストレージノードとの電気的短絡を
誘発するため、メモリ装置の信頼性低下に大きな要因と
して作用する。
成してもマスクのミスアライン等により周辺構造物、例
えばゲート電極やゲート電極と交叉する線、つまりビッ
トラインの露出が頻繁に発生するが、これはゲート電極
とビットライン、ビットラインとストレージノード、あ
るいはゲート電極とストレージノードとの電気的短絡を
誘発するため、メモリ装置の信頼性低下に大きな要因と
して作用する。
【０００４】マスクのミスアライン等による周辺構造物
の露出を避けることにより微細コンタクトを信頼性よく
形成するための多くの方法が開発されているが、その中
の１つがセルフアラインコンタクト形成方法である。セ
ルフアラインコンタクト形成方法は周辺構造物の段差を
利用しコンタクトを形成する方法であり、周辺構造物の
高さ、コンタクトの形成される絶縁物質の厚さおよび蝕
刻方法等により様々な大きさのコンタクトをマスクを用
いなくても得られるため、高集積化される半導体装置の
具現に適した方法として使用されている。
の露出を避けることにより微細コンタクトを信頼性よく
形成するための多くの方法が開発されているが、その中
の１つがセルフアラインコンタクト形成方法である。セ
ルフアラインコンタクト形成方法は周辺構造物の段差を
利用しコンタクトを形成する方法であり、周辺構造物の
高さ、コンタクトの形成される絶縁物質の厚さおよび蝕
刻方法等により様々な大きさのコンタクトをマスクを用
いなくても得られるため、高集積化される半導体装置の
具現に適した方法として使用されている。
【０００５】ドイツ特許公報第３，９１０，０３３ Ａ
ｌ号に開示されている、セルフアラインコンタクトを利
用した半導体装置の製造方法を図１〜図３を参照して説
明する。図１を参照すれば、フィールド酸化膜２の形成
された半導体基板１上にゲート酸化膜を形成し、前記ゲ
ート酸化膜上に多結晶シリコンおよび絶縁物質を順に沈
積する。次に、リソグラフィ工程で前記絶縁物質層と多
結晶シリコンをパタニングして絶縁層４によりキャッピ
ングされるゲート電極３を形成する。次いで、前記ゲー
ト電極３の形成された結果物上に酸化物を沈積してこれ
を異方性蝕刻することにより、前記ゲート電極３および
絶縁層４の側壁にスペーサ５を形成する。次に、前記ス
ペーサ５の形成された結果物全面に不純物イオンを注入
し、前記基板１にソース／ドレイン領域として提供され
るアクティブ領域２０を形成する。このとき、前記スペ
ーサ５を形成するための異方性蝕刻工程の際、基板１の
表面のゲート酸化膜がともに蝕刻され前記スペーサ５に
よりセルフアラインされるコンタクトが形成される。次
に、前記セルフアラインコンタクトの形成された結果物
上に不純物のドープされた多結晶シリコンを沈積してこ
れをリソグラフィ工程でパタニングすることにより、前
記セルフアラインコンタクトを通じてアクティブ領域２
０に接続されるパッド電極２２を形成する。
ｌ号に開示されている、セルフアラインコンタクトを利
用した半導体装置の製造方法を図１〜図３を参照して説
明する。図１を参照すれば、フィールド酸化膜２の形成
された半導体基板１上にゲート酸化膜を形成し、前記ゲ
ート酸化膜上に多結晶シリコンおよび絶縁物質を順に沈
積する。次に、リソグラフィ工程で前記絶縁物質層と多
結晶シリコンをパタニングして絶縁層４によりキャッピ
ングされるゲート電極３を形成する。次いで、前記ゲー
ト電極３の形成された結果物上に酸化物を沈積してこれ
を異方性蝕刻することにより、前記ゲート電極３および
絶縁層４の側壁にスペーサ５を形成する。次に、前記ス
ペーサ５の形成された結果物全面に不純物イオンを注入
し、前記基板１にソース／ドレイン領域として提供され
るアクティブ領域２０を形成する。このとき、前記スペ
ーサ５を形成するための異方性蝕刻工程の際、基板１の
表面のゲート酸化膜がともに蝕刻され前記スペーサ５に
よりセルフアラインされるコンタクトが形成される。次
に、前記セルフアラインコンタクトの形成された結果物
上に不純物のドープされた多結晶シリコンを沈積してこ
れをリソグラフィ工程でパタニングすることにより、前
記セルフアラインコンタクトを通じてアクティブ領域２
０に接続されるパッド電極２２を形成する。
【０００６】図２を参照すれば、前記パッド電極２２の
形成された結果物上に絶縁物質、例えばＢＰＳＧ（Boro
-Phospho-Silicate-Glass ）を沈積してこれを高温でリ
フローさせることにより第１平坦化層２４を形成する。
次に、リソグラフィ工程により前記第１平坦化層２４を
選択的に蝕刻し前記パッド電極２２を露出させるビット
ラインコンタクト２６を形成する。次に、前記ビットラ
インコンタクト２６の形成された結果物上に導電物質を
沈積しこれをリソグラフィ工程でパタニングすることに
より、前記ビットラインコンタクト２６を通じてパッド
電極２２に接続されるビットライン２８を形成する。こ
こで、前記パッド電極２２は前記ビットラインコンタク
ト２６の形成の際、ゲート電極３とビットライン２８と
の短絡を防止する役割を果たす。
形成された結果物上に絶縁物質、例えばＢＰＳＧ（Boro
-Phospho-Silicate-Glass ）を沈積してこれを高温でリ
フローさせることにより第１平坦化層２４を形成する。
次に、リソグラフィ工程により前記第１平坦化層２４を
選択的に蝕刻し前記パッド電極２２を露出させるビット
ラインコンタクト２６を形成する。次に、前記ビットラ
インコンタクト２６の形成された結果物上に導電物質を
沈積しこれをリソグラフィ工程でパタニングすることに
より、前記ビットラインコンタクト２６を通じてパッド
電極２２に接続されるビットライン２８を形成する。こ
こで、前記パッド電極２２は前記ビットラインコンタク
ト２６の形成の際、ゲート電極３とビットライン２８と
の短絡を防止する役割を果たす。
【０００７】図３は、図２の状態に加工を追加して、横
から見た断面を示し、前記ビットライン２８の形成され
た結果物上に絶縁物質、例えばＢＰＳＧを沈積し、これ
をリフローさせ第２平坦化層を形成する。次にリソグラ
フィ工程により前記第２および第１平坦化層を選択的に
蝕刻し前記パッド電極２２を露出させるストレージノー
ドコンタクト３０を形成する。次いで、前記ストレージ
ノードコンタクト３０の形成された結果物上に、不純物
のドープされた多結晶シリコンを沈積し、これをリソグ
ラフィ工程でパタニングすることにより、前記ストレー
ジノードコンタクト３０を通じてパッド電極２０に接続
されるキャパシタストレージノード３２を形成する。こ
こで、前記パッド電極２２は前記ストレージノードコン
タクト３０の形成時、ゲート電極３とキャパシタストレ
ージノード３２との短絡を防止する役割を果たす。
から見た断面を示し、前記ビットライン２８の形成され
た結果物上に絶縁物質、例えばＢＰＳＧを沈積し、これ
をリフローさせ第２平坦化層を形成する。次にリソグラ
フィ工程により前記第２および第１平坦化層を選択的に
蝕刻し前記パッド電極２２を露出させるストレージノー
ドコンタクト３０を形成する。次いで、前記ストレージ
ノードコンタクト３０の形成された結果物上に、不純物
のドープされた多結晶シリコンを沈積し、これをリソグ
ラフィ工程でパタニングすることにより、前記ストレー
ジノードコンタクト３０を通じてパッド電極２０に接続
されるキャパシタストレージノード３２を形成する。こ
こで、前記パッド電極２２は前記ストレージノードコン
タクト３０の形成時、ゲート電極３とキャパシタストレ
ージノード３２との短絡を防止する役割を果たす。
【０００８】前述した従来の方法によると、前記パッド
電極形成時ゲート電極を取り囲んでいる絶縁層、スペー
サおよびフィールド酸化膜を蝕刻阻止層として利用する
ため、フィールド酸化膜のサイズが小さかったりパッド
電極がミスアラインされたりする場合にアクティブ領域
の基板が損傷されることがある。６４Ｍｂ級以上のＤＲ
ＡＭではフィールド酸化膜を形成するための酸化過程で
フィールド酸化膜のバーズビーク（bird's beak)が互い
に合ってパンチスルなどの異常が発生するため、望むほ
どアクティブ領域を減らしてフィールド酸化膜のサイズ
を増すことが非常に難しい。従って、前記パッド電極形
成の際アクティブ領域の損傷を効果的に防ぐことが極め
て困難である。また、前記ビットラインコンタクトがゲ
ート電極とアクティブ領域の間に正確にアラインされて
いなければビットラインがビットラインコンタクトにア
ラインされ得ないため、前記ビットラインコンタクトの
整列（アラインメント）エラー許容度がパッド電極のサ
イズに依存しない。従って、前記パッド電極がビットラ
インコンタクトのミスアラインマージン確保にほとんど
寄与しない。また前記ストレージノードコンタクトはビ
ットラインとゲート電極の間にアラインされるので、ス
トレージノードとビットラインとのショートを防止する
ために前記ビットラインとのアラインマージン（図３の
符号Ｍ）に鑑みて形成されるべきである。従って、前記
パッド電極はストレージノードコンタクトのミスアライ
ンマージン確保にほとんど寄与することができない。
電極形成時ゲート電極を取り囲んでいる絶縁層、スペー
サおよびフィールド酸化膜を蝕刻阻止層として利用する
ため、フィールド酸化膜のサイズが小さかったりパッド
電極がミスアラインされたりする場合にアクティブ領域
の基板が損傷されることがある。６４Ｍｂ級以上のＤＲ
ＡＭではフィールド酸化膜を形成するための酸化過程で
フィールド酸化膜のバーズビーク（bird's beak)が互い
に合ってパンチスルなどの異常が発生するため、望むほ
どアクティブ領域を減らしてフィールド酸化膜のサイズ
を増すことが非常に難しい。従って、前記パッド電極形
成の際アクティブ領域の損傷を効果的に防ぐことが極め
て困難である。また、前記ビットラインコンタクトがゲ
ート電極とアクティブ領域の間に正確にアラインされて
いなければビットラインがビットラインコンタクトにア
ラインされ得ないため、前記ビットラインコンタクトの
整列（アラインメント）エラー許容度がパッド電極のサ
イズに依存しない。従って、前記パッド電極がビットラ
インコンタクトのミスアラインマージン確保にほとんど
寄与しない。また前記ストレージノードコンタクトはビ
ットラインとゲート電極の間にアラインされるので、ス
トレージノードとビットラインとのショートを防止する
ために前記ビットラインとのアラインマージン（図３の
符号Ｍ）に鑑みて形成されるべきである。従って、前記
パッド電極はストレージノードコンタクトのミスアライ
ンマージン確保にほとんど寄与することができない。
【０００９】
【発明が解決しようとする課題】本発明の目的は前述し
た問題点を解決するためのものであり、セルフアライン
コンタクトを利用する信頼性のある半導体装置を提供す
ることである。本発明の他の目的は前記半導体装置を達
成するに特に適した半導体装置の製造方法を提供するこ
とである。
た問題点を解決するためのものであり、セルフアライン
コンタクトを利用する信頼性のある半導体装置を提供す
ることである。本発明の他の目的は前記半導体装置を達
成するに特に適した半導体装置の製造方法を提供するこ
とである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板上に形成されたゲート電極と、
前記ゲート電極により離隔され前記基板に形成されたア
クティブ領域と、前記ゲート電極の側壁に形成された第
１スペーサと、前記ゲート電極上に形成された複数のビ
ットラインと、前記ビットラインの側壁に形成された第
２スペーサと、前記アクティブ領域上に形成されたコン
タクトと、前記ビットライン相互間に形成され、前記コ
ンタクトを通じてアクティブ領域に接続される第１パッ
ド電極と、前記ビットライン上に形成されたビットライ
ンコンタクトと、前記ビットライン上に形成され、前記
ビットラインコンタクトを通じて前記ビットラインに接
続される第２パッド電極と、前記第１パッド電極に接続
される第３パッド電極とを含むことを特徴とする半導体
装置を提供する。
に本発明は、半導体基板上に形成されたゲート電極と、
前記ゲート電極により離隔され前記基板に形成されたア
クティブ領域と、前記ゲート電極の側壁に形成された第
１スペーサと、前記ゲート電極上に形成された複数のビ
ットラインと、前記ビットラインの側壁に形成された第
２スペーサと、前記アクティブ領域上に形成されたコン
タクトと、前記ビットライン相互間に形成され、前記コ
ンタクトを通じてアクティブ領域に接続される第１パッ
ド電極と、前記ビットライン上に形成されたビットライ
ンコンタクトと、前記ビットライン上に形成され、前記
ビットラインコンタクトを通じて前記ビットラインに接
続される第２パッド電極と、前記第１パッド電極に接続
される第３パッド電極とを含むことを特徴とする半導体
装置を提供する。
【００１１】本発明の望ましい実施例によると、前記第
１パッド電極に接続される第３パッド電極上にキャパシ
タのストレージノードを前記アクティブ領域に接続させ
るためのストレージノードコンタクトホールが形成され
る。従って、前記第３パッド電極はストレージノードコ
ンタクト形成用のパッドとして提供される。前記他の目
的を達成するために本発明は、半導体基板上にゲート電
極を形成する段階と、前記半導体基板に、前記ゲート電
極により離隔されるアクティブ領域を形成する段階と、
前記アクティブ領域の形成された結果物上に第１絶縁膜
を形成する段階と、前記第１絶縁膜上に複数のビットラ
インを形成する段階と、前記ビットラインの形成された
結果物上全面に第２絶縁膜を形成する段階と、前記ゲー
ト電極およびビットラインの側壁にそれぞれ、前記第１
絶縁膜および第２絶縁膜からなる第１スペーサおよび第
２スペーサを形成すると同時に、前記アクティブ領域上
にセルフアラインされるコンタクトを形成する段階と、
前記コンタクトの形成された結果物上に第１導電物質を
沈積してこれをエッチバックし、前記アクティブ領域に
接続される第１パッド電極を前記ビットライン相互間に
形成する段階と、前記ビットライン上にビットラインコ
ンタクトを形成する段階と、前記ビットラインコンタク
トの形成された結果物上に第２導電物質を沈積してこれ
をリソグラフィ工程でパタニングし、前記ビットライン
コンタクトを通じて前記ビットラインに接続される第２
パッド電極と、前記第１パッド電極に接続される第３パ
ッド電極を形成する段階とを含むことを特徴とする半導
体装置の製造方法を提供する。
１パッド電極に接続される第３パッド電極上にキャパシ
タのストレージノードを前記アクティブ領域に接続させ
るためのストレージノードコンタクトホールが形成され
る。従って、前記第３パッド電極はストレージノードコ
ンタクト形成用のパッドとして提供される。前記他の目
的を達成するために本発明は、半導体基板上にゲート電
極を形成する段階と、前記半導体基板に、前記ゲート電
極により離隔されるアクティブ領域を形成する段階と、
前記アクティブ領域の形成された結果物上に第１絶縁膜
を形成する段階と、前記第１絶縁膜上に複数のビットラ
インを形成する段階と、前記ビットラインの形成された
結果物上全面に第２絶縁膜を形成する段階と、前記ゲー
ト電極およびビットラインの側壁にそれぞれ、前記第１
絶縁膜および第２絶縁膜からなる第１スペーサおよび第
２スペーサを形成すると同時に、前記アクティブ領域上
にセルフアラインされるコンタクトを形成する段階と、
前記コンタクトの形成された結果物上に第１導電物質を
沈積してこれをエッチバックし、前記アクティブ領域に
接続される第１パッド電極を前記ビットライン相互間に
形成する段階と、前記ビットライン上にビットラインコ
ンタクトを形成する段階と、前記ビットラインコンタク
トの形成された結果物上に第２導電物質を沈積してこれ
をリソグラフィ工程でパタニングし、前記ビットライン
コンタクトを通じて前記ビットラインに接続される第２
パッド電極と、前記第１パッド電極に接続される第３パ
ッド電極を形成する段階とを含むことを特徴とする半導
体装置の製造方法を提供する。
【００１２】
【作用】本発明は前記ビットライン上にビットラインコ
ンタクトを形成した後第２パッド電極とストレージノー
ドコンタクト形成用のパッドとして用いられる第３パッ
ド電極とを同時に形成する。従って、前記ビットライン
コンタクトのミスアラインマージンがビットラインに依
存しない。また、ストレージノードコンタクト形成用の
パッドである前記第３パッド電極がビットライン上に形
成されるため、前記ストレージノードコンタクトのミス
アラインマージンがビットラインに依存しない。従っ
て、ストレージノードコンタクトの整列エラー許容度を
極大化させ得る。
ンタクトを形成した後第２パッド電極とストレージノー
ドコンタクト形成用のパッドとして用いられる第３パッ
ド電極とを同時に形成する。従って、前記ビットライン
コンタクトのミスアラインマージンがビットラインに依
存しない。また、ストレージノードコンタクト形成用の
パッドである前記第３パッド電極がビットライン上に形
成されるため、前記ストレージノードコンタクトのミス
アラインマージンがビットラインに依存しない。従っ
て、ストレージノードコンタクトの整列エラー許容度を
極大化させ得る。
【００１３】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。前記図１〜図３で説明した従来の方法により
製造された半導体装置の平面図および斜視図を図４Ａ、
４Ｂに、また本発明の装置を図５Ａ、５Ｂに示した。図
４Ａおよび図４Ｂを参照すれば、従来の方法では半導体
基板上に形成されたゲート電極３の側壁にスペーサ５が
形成され、前記スペーサ５によりセルフアラインされ形
成されるコンタクト（図示せず）にパッド電極２２が接
続される。前記図４Ａに示したように、アクティブ領域
Ａを取り囲む前記パッド電極２２は略円形に近くパタニ
ングされるため、前記アクティブ領域Ａとパッド電極２
２間のオーバラップマージンＯが非常に不足している。
前記オーバラップマージンＯはゲート電極３相互間の距
離にも係わるが、根本的にはフィールド酸化膜２のサイ
ズによる。従って、６４Ｍｂ級以上のＤＲＡＭではフィ
ールド酸化膜のサイズを増大させることが難しいため、
前記パッド電極２２の形成時アクティブ領域の損傷を効
果的に防止できない。
説明する。前記図１〜図３で説明した従来の方法により
製造された半導体装置の平面図および斜視図を図４Ａ、
４Ｂに、また本発明の装置を図５Ａ、５Ｂに示した。図
４Ａおよび図４Ｂを参照すれば、従来の方法では半導体
基板上に形成されたゲート電極３の側壁にスペーサ５が
形成され、前記スペーサ５によりセルフアラインされ形
成されるコンタクト（図示せず）にパッド電極２２が接
続される。前記図４Ａに示したように、アクティブ領域
Ａを取り囲む前記パッド電極２２は略円形に近くパタニ
ングされるため、前記アクティブ領域Ａとパッド電極２
２間のオーバラップマージンＯが非常に不足している。
前記オーバラップマージンＯはゲート電極３相互間の距
離にも係わるが、根本的にはフィールド酸化膜２のサイ
ズによる。従って、６４Ｍｂ級以上のＤＲＡＭではフィ
ールド酸化膜のサイズを増大させることが難しいため、
前記パッド電極２２の形成時アクティブ領域の損傷を効
果的に防止できない。
【００１４】図５Ａおよび図５Ｂを参照すれば、本発明
では半導体基板上に形成されたゲート電極３の側壁に第
１スペーサ５が形成され、ビットラインコンタクトを形
成したのちに前記ゲート電極３上に複数のビットライン
１０が前記コンタクトを覆うように形成され、前記ビッ
トライン１０の側壁に第２スペーサ１２が形成される。
前記第２スペーサ１２の形成時、前記ビットライン１０
相互間には、アクティブ領域Ａにセルフアラインされて
形成されるコンタクト（図示せず）を通じて前記アクテ
ィブ領域Ａに接続される第１パッド電極１３′が形成さ
れる。本発明によると、ビットライン１０とその側壁の
第２スペーサ１２およびゲート電極３とその側壁の第１
スペーサ５によりアクティブ領域Ａの一部分のみが露出
され、前記第１パッド電極１３′の形成時ビットライン
１０とゲート電極３を蝕刻阻止層として利用する。従っ
て、前記アクティブ領域Ａの損傷を効果的に防止でき
る。また、ビットライン１０を形成してから第１パッド
電極１３′を形成するため、前記第１パッド電極１３′
とアクティブ領域Ａの間に十分なオーバラップマージン
Ｏが確保できる。
では半導体基板上に形成されたゲート電極３の側壁に第
１スペーサ５が形成され、ビットラインコンタクトを形
成したのちに前記ゲート電極３上に複数のビットライン
１０が前記コンタクトを覆うように形成され、前記ビッ
トライン１０の側壁に第２スペーサ１２が形成される。
前記第２スペーサ１２の形成時、前記ビットライン１０
相互間には、アクティブ領域Ａにセルフアラインされて
形成されるコンタクト（図示せず）を通じて前記アクテ
ィブ領域Ａに接続される第１パッド電極１３′が形成さ
れる。本発明によると、ビットライン１０とその側壁の
第２スペーサ１２およびゲート電極３とその側壁の第１
スペーサ５によりアクティブ領域Ａの一部分のみが露出
され、前記第１パッド電極１３′の形成時ビットライン
１０とゲート電極３を蝕刻阻止層として利用する。従っ
て、前記アクティブ領域Ａの損傷を効果的に防止でき
る。また、ビットライン１０を形成してから第１パッド
電極１３′を形成するため、前記第１パッド電極１３′
とアクティブ領域Ａの間に十分なオーバラップマージン
Ｏが確保できる。
【００１５】図６Ａおよび図６Ｂは本発明により製造さ
れた半導体装置を示す平面図であり、符号Ａはアクティ
ブ領域を示し、３はゲート電極を、１０はビットライン
を、１３′は第１パッド電極を、１５は第２パッド電極
を、１５′は第３パッド電極を、Ｈはビットラインコン
タクトをそれぞれ示す。前記図６Ａおよび図６Ｂに示し
た通り、本発明はビットライン１０の形成後、アクティ
ブ領域Ａにコンタクト（図示せず）を形成し、前記コン
タクトを通じてアクティブ領域Ａに接続される第１パッ
ド電極１３′をビットライン１０相互間に形成する。次
に、前記ビットライン１０上にビットラインコンタクト
Ｈを形成した後、前記ビットラインコンタクトＨを通じ
てビットライン１０に接続される第２パッド電極１５お
よび前記第１パッド電極１３′に接続される第３パッド
電極１５′を同時に形成する。前記ビットライン１０は
第１パッド電極１３′および第２パッド電極１５を通じ
てアクティブ領域Ａに接続される。ここで、前記第１パ
ッド電極１３′はビットラインコンタクトＨの形成時、
その下部のゲート電極３が露出されることを防止する蝕
刻阻止層の役割を果たす。従って、前記ビットラインコ
ンタクトＨのミスアラインマージンがビットライン１０
に依存せず前記第１パッド電極１３′に依存することに
より、ビットラインコンタクトＨの整列エラー許容度を
極大化させ得る。
れた半導体装置を示す平面図であり、符号Ａはアクティ
ブ領域を示し、３はゲート電極を、１０はビットライン
を、１３′は第１パッド電極を、１５は第２パッド電極
を、１５′は第３パッド電極を、Ｈはビットラインコン
タクトをそれぞれ示す。前記図６Ａおよび図６Ｂに示し
た通り、本発明はビットライン１０の形成後、アクティ
ブ領域Ａにコンタクト（図示せず）を形成し、前記コン
タクトを通じてアクティブ領域Ａに接続される第１パッ
ド電極１３′をビットライン１０相互間に形成する。次
に、前記ビットライン１０上にビットラインコンタクト
Ｈを形成した後、前記ビットラインコンタクトＨを通じ
てビットライン１０に接続される第２パッド電極１５お
よび前記第１パッド電極１３′に接続される第３パッド
電極１５′を同時に形成する。前記ビットライン１０は
第１パッド電極１３′および第２パッド電極１５を通じ
てアクティブ領域Ａに接続される。ここで、前記第１パ
ッド電極１３′はビットラインコンタクトＨの形成時、
その下部のゲート電極３が露出されることを防止する蝕
刻阻止層の役割を果たす。従って、前記ビットラインコ
ンタクトＨのミスアラインマージンがビットライン１０
に依存せず前記第１パッド電極１３′に依存することに
より、ビットラインコンタクトＨの整列エラー許容度を
極大化させ得る。
【００１６】図７〜図１６は本発明の一実施例による半
導体装置の製造方法を説明するための断面図である。図
７〜図１６のＡは前記図６Ａの切断線ａａ′、図７〜図
１６のＢは切断線ｂｂ′、そして図７〜図１６のＣは切
断線ｃｃ′による断面図であり、前記図７〜図１６のＡ
〜Ｃは半導体装置のメモリセル部の断面図である。図図
７〜図１６のＤは前記半導体装置の周辺回路部の断面図
である。
導体装置の製造方法を説明するための断面図である。図
７〜図１６のＡは前記図６Ａの切断線ａａ′、図７〜図
１６のＢは切断線ｂｂ′、そして図７〜図１６のＣは切
断線ｃｃ′による断面図であり、前記図７〜図１６のＡ
〜Ｃは半導体装置のメモリセル部の断面図である。図図
７〜図１６のＤは前記半導体装置の周辺回路部の断面図
である。
【００１７】図７Ａ〜図７Ｄはゲート電極３、第１絶縁
膜５′およびゲートスペーサ５ａを形成する段階を示
す。フィールド酸化膜２の形成された半導体基板１上に
ゲート酸化膜（図示せず）を形成し、前記ゲート酸化膜
上に多結晶シリコンおよび酸化物を順に沈積する。次い
で、リソグラフィ工程により前記酸化物と多結晶シリコ
ンをパタニングすることにより、キャッピング酸化層４
により絶縁されるゲート電極３を形成する。次に前記ゲ
ート電極３の形成された結果物上に絶縁物質、例えば酸
化物を３００〜２０００Åの厚さで沈積して第１絶縁膜
５′を形成してから、絶縁物質、例えばシリコンナイト
ライドＳｉ3 Ｎ4 のような窒化物を１００〜３００Åぐ
らいの厚さで前記第１絶縁膜５′上に沈積し蝕刻阻止層
６を形成する。次に前記蝕刻阻止層６の形成された結果
物上に周辺回路部をオープンさせるマスクを適用し前記
メモリセル部にのみ第１フォトレジストパターン７を形
成することにより周辺回路部をオープンさせる。次い
で、前記第１フォトレジストパターン７を蝕刻マスクと
して使用し周辺回路部に形成された蝕刻阻止層６および
第１絶縁膜５′を異方性蝕刻することによって、前記周
辺回路部のゲート電極３の側壁にゲートスペーサ５ａを
形成する。
膜５′およびゲートスペーサ５ａを形成する段階を示
す。フィールド酸化膜２の形成された半導体基板１上に
ゲート酸化膜（図示せず）を形成し、前記ゲート酸化膜
上に多結晶シリコンおよび酸化物を順に沈積する。次い
で、リソグラフィ工程により前記酸化物と多結晶シリコ
ンをパタニングすることにより、キャッピング酸化層４
により絶縁されるゲート電極３を形成する。次に前記ゲ
ート電極３の形成された結果物上に絶縁物質、例えば酸
化物を３００〜２０００Åの厚さで沈積して第１絶縁膜
５′を形成してから、絶縁物質、例えばシリコンナイト
ライドＳｉ3 Ｎ4 のような窒化物を１００〜３００Åぐ
らいの厚さで前記第１絶縁膜５′上に沈積し蝕刻阻止層
６を形成する。次に前記蝕刻阻止層６の形成された結果
物上に周辺回路部をオープンさせるマスクを適用し前記
メモリセル部にのみ第１フォトレジストパターン７を形
成することにより周辺回路部をオープンさせる。次い
で、前記第１フォトレジストパターン７を蝕刻マスクと
して使用し周辺回路部に形成された蝕刻阻止層６および
第１絶縁膜５′を異方性蝕刻することによって、前記周
辺回路部のゲート電極３の側壁にゲートスペーサ５ａを
形成する。
【００１８】図８Ａ〜８Ｄは段差調節層８を形成する段
階を示す。前記第１フォトレジストパターン７を取り除
いた後、結果物全面にトランジスタのソース／ドレイン
領域を形成するための不純物イオンを注入することによ
り、前記基板１にゲート電極３によって離隔されるソー
ス／ドレイン用アクティブ領域２０を形成する。次に、
前記アクティブ領域２０の形成された結果物上に絶縁物
質、例えば高温酸化物を沈積して周辺回路部とメモリセ
ル部との段差を調節するための段差調節層８を形成す
る。
階を示す。前記第１フォトレジストパターン７を取り除
いた後、結果物全面にトランジスタのソース／ドレイン
領域を形成するための不純物イオンを注入することによ
り、前記基板１にゲート電極３によって離隔されるソー
ス／ドレイン用アクティブ領域２０を形成する。次に、
前記アクティブ領域２０の形成された結果物上に絶縁物
質、例えば高温酸化物を沈積して周辺回路部とメモリセ
ル部との段差を調節するための段差調節層８を形成す
る。
【００１９】図９Ａ〜図９Ｄは導電層１０′およびビッ
トラインキャッピング層１１を形成する段階を示す。前
記段差調節層８の形成された結果物上にメモリセル部の
みをオープンさせるマスクを適用し、前記周辺回路部に
のみ第２フォトレジストパターン（図示せず）を形成す
ることにより、メモリセル部をオープンさせる。次い
で、前記第２フォトレジストパターンを蝕刻マスクとし
て使用しメモリセル部に形成された段差調節層を湿式蝕
刻工程で取り除くことにより、周辺回路部にのみ前記段
差調節層８が残るようにする。この時、前記メモリセル
部の段差調節層を取り除く湿式蝕刻工程時、前記蝕刻阻
止層６はその下部の第１絶縁膜５′が蝕刻されゲート電
極３が露出されることを防止する。次いで、前記第２フ
ォトレジストパターンを除去してから、周辺回路部に残
された段差調節層８を蝕刻マスクとして使用しメモリセ
ル部に形成された蝕刻阻止層６を湿式蝕刻工程で取り除
く。次に、結果物上に導電物質、例えば不純物のドープ
された多結晶シリコンと金属シリサイドを順に沈積し導
電層１０′を形成した後、前記導電層１０′上に絶縁物
質、例えば酸化物質を３００〜５０００Åぐらいの厚さ
で沈積しビットラインキャッピング層１１を形成する。
トラインキャッピング層１１を形成する段階を示す。前
記段差調節層８の形成された結果物上にメモリセル部の
みをオープンさせるマスクを適用し、前記周辺回路部に
のみ第２フォトレジストパターン（図示せず）を形成す
ることにより、メモリセル部をオープンさせる。次い
で、前記第２フォトレジストパターンを蝕刻マスクとし
て使用しメモリセル部に形成された段差調節層を湿式蝕
刻工程で取り除くことにより、周辺回路部にのみ前記段
差調節層８が残るようにする。この時、前記メモリセル
部の段差調節層を取り除く湿式蝕刻工程時、前記蝕刻阻
止層６はその下部の第１絶縁膜５′が蝕刻されゲート電
極３が露出されることを防止する。次いで、前記第２フ
ォトレジストパターンを除去してから、周辺回路部に残
された段差調節層８を蝕刻マスクとして使用しメモリセ
ル部に形成された蝕刻阻止層６を湿式蝕刻工程で取り除
く。次に、結果物上に導電物質、例えば不純物のドープ
された多結晶シリコンと金属シリサイドを順に沈積し導
電層１０′を形成した後、前記導電層１０′上に絶縁物
質、例えば酸化物質を３００〜５０００Åぐらいの厚さ
で沈積しビットラインキャッピング層１１を形成する。
【００２０】図１０Ａ〜図１０Ｄはビットライン１０お
よび第２絶縁膜１２′を形成する段階を示す。前記ビッ
トラインキャッピング層１１の形成された結果物上にビ
ットラインを形成するためのマスクを適用し前記ビット
ラインキャッピング層１１および導電層１０′をパタニ
ングする。その結果、その上部がビットラインキャッピ
ング層１１により絶縁されるビットライン１０が形成さ
れる。ここで、前記ビットラインキャッピング層１１は
ビットライン１０と後続する工程で形成される第２パッ
ド電極を絶縁させる役割を果たす。次いで、前記ビット
ライン１０の形成された結果物上に絶縁物質、例えば酸
化物を３００〜３０００Åぐらいの厚さで沈積し第２絶
縁膜１２′を形成する。この際、前記第２絶縁膜１２′
を構成する物質は、任意の異方性蝕刻に対し前記第１絶
縁膜５′を構成する物質と同程度の蝕刻率を有する物質
を用いる。本実施例では前記第１絶縁膜５′および第２
絶縁膜１２′として酸化膜を使用した。
よび第２絶縁膜１２′を形成する段階を示す。前記ビッ
トラインキャッピング層１１の形成された結果物上にビ
ットラインを形成するためのマスクを適用し前記ビット
ラインキャッピング層１１および導電層１０′をパタニ
ングする。その結果、その上部がビットラインキャッピ
ング層１１により絶縁されるビットライン１０が形成さ
れる。ここで、前記ビットラインキャッピング層１１は
ビットライン１０と後続する工程で形成される第２パッ
ド電極を絶縁させる役割を果たす。次いで、前記ビット
ライン１０の形成された結果物上に絶縁物質、例えば酸
化物を３００〜３０００Åぐらいの厚さで沈積し第２絶
縁膜１２′を形成する。この際、前記第２絶縁膜１２′
を構成する物質は、任意の異方性蝕刻に対し前記第１絶
縁膜５′を構成する物質と同程度の蝕刻率を有する物質
を用いる。本実施例では前記第１絶縁膜５′および第２
絶縁膜１２′として酸化膜を使用した。
【００２１】図１１Ａ〜図１１Ｄは第２スペーサ１２、
コンタクトｈおよび第１パッド電極１３を形成する段階
を示す。前記第２絶縁膜１２′を異方性蝕刻してビット
ライン１０の側壁に第２絶縁膜からなる第２スペーサ１
２を形成する。このとき、前記異方性蝕刻工程時、ビッ
トライン１０の下部の第１絶縁膜５′がともに蝕刻され
メモリセル部に形成されたゲート電極３の側壁に第１絶
縁膜からなる第１スペーサ５が形成される。また、前記
異方性蝕刻工程時、メモリセル部に形成されたアクティ
ブ領域２０上のゲート酸化膜も共に蝕刻され、前記メモ
リセル部のアクティブ領域２０の一部分を露出させるコ
ンタクトｈがセルフアラインされ形成される。次いで、
前記コンタクトｈの形成された結果物上に導電物質、例
えば不純物のドープされた多結晶シリコンを２００〜１
００００Åぐらいの厚さで沈積し第１パッド電極１３を
形成する。前記第１パッド電極１３はコンタクトｈを通
じてメモリセル部のアクティブ領域２０に接続される。
ここで、前記第１パッド電極１３をビットライン１０の
間の間隔ほどの厚さで形成すれば、ビットライン１０の
間に存するギャップが前記第１パッド電極１３で埋めら
れながらその界面がある程度平坦化される。例えば、ビ
ットライン１０の間の間隔が０．４μｍなら第１パッド
電極１３として用いられる不純物のドープされた多結晶
シリコンを０．２μｍ以上の厚さで沈積すれば前記ビッ
トライン１０の間のギャップが埋められる（図１１Ｂ参
照）。
コンタクトｈおよび第１パッド電極１３を形成する段階
を示す。前記第２絶縁膜１２′を異方性蝕刻してビット
ライン１０の側壁に第２絶縁膜からなる第２スペーサ１
２を形成する。このとき、前記異方性蝕刻工程時、ビッ
トライン１０の下部の第１絶縁膜５′がともに蝕刻され
メモリセル部に形成されたゲート電極３の側壁に第１絶
縁膜からなる第１スペーサ５が形成される。また、前記
異方性蝕刻工程時、メモリセル部に形成されたアクティ
ブ領域２０上のゲート酸化膜も共に蝕刻され、前記メモ
リセル部のアクティブ領域２０の一部分を露出させるコ
ンタクトｈがセルフアラインされ形成される。次いで、
前記コンタクトｈの形成された結果物上に導電物質、例
えば不純物のドープされた多結晶シリコンを２００〜１
００００Åぐらいの厚さで沈積し第１パッド電極１３を
形成する。前記第１パッド電極１３はコンタクトｈを通
じてメモリセル部のアクティブ領域２０に接続される。
ここで、前記第１パッド電極１３をビットライン１０の
間の間隔ほどの厚さで形成すれば、ビットライン１０の
間に存するギャップが前記第１パッド電極１３で埋めら
れながらその界面がある程度平坦化される。例えば、ビ
ットライン１０の間の間隔が０．４μｍなら第１パッド
電極１３として用いられる不純物のドープされた多結晶
シリコンを０．２μｍ以上の厚さで沈積すれば前記ビッ
トライン１０の間のギャップが埋められる（図１１Ｂ参
照）。
【００２２】図１２Ａ〜図１２Ｄは前記ビットラインキ
ャッピング層１１を蝕刻終了点として使用し前記第１パ
ッド電極１３をエッチバックする段階を示す。このと
き、前記第１パッド電極を過度蝕刻すれば、周辺回路部
では段差が激しいところでも前記第１パッド電極が全て
除去され、メモリセル部では前記ビットラインキャッピ
ング層１１が露出されビットライン１０の間にゲート電
極３の段差とビットライン１０の段差が加えられ第１パ
ッド電極１３′がある程度残るようになる（図１２Ｂ参
照）。ここで、前記過度蝕刻量はビットライン１０の高
さより小さくなるべきであるが、これはメモリセル部の
ゲート電極３上にも第１パッド電極１３′が残らなけれ
ばならないからである（図１２Ａ参照）。従って、前記
ビットラインキャッピング層１１および以後のビットラ
インコンタクトが形成される周辺回路部のゲート酸化膜
とアクティブ領域上にのみ第１パッド電極が残らない程
度に前記第１パッド電極を過度蝕刻すれば良い。この
際、前記メモリセル部のゲート電極３上に残っている第
１パッド電極１３′は以後のビットラインコンタクトの
形成時その下部のゲート電極が露出されることを防止す
る蝕刻阻止層の役割を果たす。
ャッピング層１１を蝕刻終了点として使用し前記第１パ
ッド電極１３をエッチバックする段階を示す。このと
き、前記第１パッド電極を過度蝕刻すれば、周辺回路部
では段差が激しいところでも前記第１パッド電極が全て
除去され、メモリセル部では前記ビットラインキャッピ
ング層１１が露出されビットライン１０の間にゲート電
極３の段差とビットライン１０の段差が加えられ第１パ
ッド電極１３′がある程度残るようになる（図１２Ｂ参
照）。ここで、前記過度蝕刻量はビットライン１０の高
さより小さくなるべきであるが、これはメモリセル部の
ゲート電極３上にも第１パッド電極１３′が残らなけれ
ばならないからである（図１２Ａ参照）。従って、前記
ビットラインキャッピング層１１および以後のビットラ
インコンタクトが形成される周辺回路部のゲート酸化膜
とアクティブ領域上にのみ第１パッド電極が残らない程
度に前記第１パッド電極を過度蝕刻すれば良い。この
際、前記メモリセル部のゲート電極３上に残っている第
１パッド電極１３′は以後のビットラインコンタクトの
形成時その下部のゲート電極が露出されることを防止す
る蝕刻阻止層の役割を果たす。
【００２３】図１３Ａ〜図１３Ｄはビットラインコンタ
クトＨを形成する段階を示す。前記結果物上にフォトレ
ジスト（図示せず）を塗布して露光した後、ビットライ
ンコンタクトを形成するためのマスクを適用し前記フォ
トレジストを現像することにより、前記ビットラインコ
ンタクトが形成される領域をオープンさせる第３フォト
レジストパターン１４を形成する。次いで、前記第３フ
ォトレジストパターン１４を蝕刻マスクとして使用しビ
ットラインコンタクトが形成される領域に積層されてい
る層を蝕刻することにより、前記ビットライン１０上に
ビットラインコンタクトＨを形成する。ここで、メモリ
セル部ではビットラインコンタクトＨがビットライン１
０を十分に取り囲むように、前記ビットラインコンタク
トを大きくレイアウトする（図６Ｂ参照）。また、図１
〜図３で説明した従来の方法とは異なり、前記ビットラ
インコンタクトＨを大きく形成することができ、ビット
ライン１０とビットラインコンタクトＨ間のオーバラッ
プ領域が必要でないので、前記ビットライン１０を一直
線にレイアウトできる。従って、従来の方法ではビット
ラインとビットラインコンタクトとのオーバラップに鑑
みるときミスアラインマージンが足りなかったが、本発
明ではビットラインコンタクトがビットライン上に形成
されるのでミスアラインマージンが極大化された。
クトＨを形成する段階を示す。前記結果物上にフォトレ
ジスト（図示せず）を塗布して露光した後、ビットライ
ンコンタクトを形成するためのマスクを適用し前記フォ
トレジストを現像することにより、前記ビットラインコ
ンタクトが形成される領域をオープンさせる第３フォト
レジストパターン１４を形成する。次いで、前記第３フ
ォトレジストパターン１４を蝕刻マスクとして使用しビ
ットラインコンタクトが形成される領域に積層されてい
る層を蝕刻することにより、前記ビットライン１０上に
ビットラインコンタクトＨを形成する。ここで、メモリ
セル部ではビットラインコンタクトＨがビットライン１
０を十分に取り囲むように、前記ビットラインコンタク
トを大きくレイアウトする（図６Ｂ参照）。また、図１
〜図３で説明した従来の方法とは異なり、前記ビットラ
インコンタクトＨを大きく形成することができ、ビット
ライン１０とビットラインコンタクトＨ間のオーバラッ
プ領域が必要でないので、前記ビットライン１０を一直
線にレイアウトできる。従って、従来の方法ではビット
ラインとビットラインコンタクトとのオーバラップに鑑
みるときミスアラインマージンが足りなかったが、本発
明ではビットラインコンタクトがビットライン上に形成
されるのでミスアラインマージンが極大化された。
【００２４】図１４Ａ〜図１４Ｄは第１導電層１５ａを
形成する段階を示す。前記第３フォトレジストパターン
１４を取り除いた後、結果物上に導電物質、例えば不純
物のドープされた多結晶シリコンを１００〜５０００Å
ぐらいの厚さで沈積し第１導電層１５ａを形成する。図
１５Ａ〜図１５Ｄは第２パッド電極１５および第３パッ
ド電極１５′を形成する段階を示す。前記第１導電層１
５ａの形成された結果物上にフォトレジストを塗布して
これを露光および現像し第４フォトレジストパターン１
６を形成する。次いで、前記第４フォトレジストパター
ン１６を蝕刻マスクとして使用し前記第１導電層１５ａ
を異方性蝕刻することにより、ビットラインコンタクト
Ｈを通じてビットライン１０と周辺回路部のアクティブ
領域２０に接続される第２パッド電極１５および第１パ
ッド電極１３′を通じてメモリセル部のアクティブ領域
２０に接続される第３パッド電極１５′を形成する。従
って、前記第１パッド電極１３′はビットライン１０と
アクティブ領域２０をブリッジさせる役割を果たし、第
２パッド電極１５はビットライン１０上に形成されビッ
トラインコンタクトＨのミスアラインマージンを確保す
る。また、前記第３パッド電極１５′は後続する工程で
形成されるキャパシタストレージノードを前記アクティ
ブ領域２０に接続させるためのストレージノードコンタ
クト形成用のパッドとして提供される。このとき、前記
第１導電層１５ａの異方性蝕刻工程時、前記第１パッド
電極１３′もともに蝕刻されながら、図１２で説明した
第１パッド電極のエッチバック工程で周辺回路部の段差
が激しいところに残るストリンガー（stringer）性パッ
ド電極層の残滓（図１２Ｄ参照）が全部取り除かれる。
形成する段階を示す。前記第３フォトレジストパターン
１４を取り除いた後、結果物上に導電物質、例えば不純
物のドープされた多結晶シリコンを１００〜５０００Å
ぐらいの厚さで沈積し第１導電層１５ａを形成する。図
１５Ａ〜図１５Ｄは第２パッド電極１５および第３パッ
ド電極１５′を形成する段階を示す。前記第１導電層１
５ａの形成された結果物上にフォトレジストを塗布して
これを露光および現像し第４フォトレジストパターン１
６を形成する。次いで、前記第４フォトレジストパター
ン１６を蝕刻マスクとして使用し前記第１導電層１５ａ
を異方性蝕刻することにより、ビットラインコンタクト
Ｈを通じてビットライン１０と周辺回路部のアクティブ
領域２０に接続される第２パッド電極１５および第１パ
ッド電極１３′を通じてメモリセル部のアクティブ領域
２０に接続される第３パッド電極１５′を形成する。従
って、前記第１パッド電極１３′はビットライン１０と
アクティブ領域２０をブリッジさせる役割を果たし、第
２パッド電極１５はビットライン１０上に形成されビッ
トラインコンタクトＨのミスアラインマージンを確保す
る。また、前記第３パッド電極１５′は後続する工程で
形成されるキャパシタストレージノードを前記アクティ
ブ領域２０に接続させるためのストレージノードコンタ
クト形成用のパッドとして提供される。このとき、前記
第１導電層１５ａの異方性蝕刻工程時、前記第１パッド
電極１３′もともに蝕刻されながら、図１２で説明した
第１パッド電極のエッチバック工程で周辺回路部の段差
が激しいところに残るストリンガー（stringer）性パッ
ド電極層の残滓（図１２Ｄ参照）が全部取り除かれる。
【００２５】図１６Ａ〜図１６Ｄは層間平坦化層１７を
形成する段階を示す。前記図２および第３パッド電極１
５、１５′の形成された結果物上に絶縁物質、例えばＢ
ＰＳＧを３５００Å厚さで沈積し、これを高温でリフロ
ーさせることにより層間平坦化層１７を形成する。ここ
で、前記第２および第３パッド電極１５、１５′の厚さ
が増加するほどパッド電極の形が平坦化され前記ＢＰＳ
Ｇリフロー工程により形成された層間平坦化層１７を他
の種の絶縁膜に代替できる。この場合、前記ＢＰＳＧリ
フローのような高温工程が略されるので、デバイスの集
積度を増加させることに有利である。次いで、図示して
いないが、リソグラフィ工程により前記層間平坦化層１
７を選択的に蝕刻することにより、前記第３パッド電極
１５′上にストレージノードコンタクトを形成する。
形成する段階を示す。前記図２および第３パッド電極１
５、１５′の形成された結果物上に絶縁物質、例えばＢ
ＰＳＧを３５００Å厚さで沈積し、これを高温でリフロ
ーさせることにより層間平坦化層１７を形成する。ここ
で、前記第２および第３パッド電極１５、１５′の厚さ
が増加するほどパッド電極の形が平坦化され前記ＢＰＳ
Ｇリフロー工程により形成された層間平坦化層１７を他
の種の絶縁膜に代替できる。この場合、前記ＢＰＳＧリ
フローのような高温工程が略されるので、デバイスの集
積度を増加させることに有利である。次いで、図示して
いないが、リソグラフィ工程により前記層間平坦化層１
７を選択的に蝕刻することにより、前記第３パッド電極
１５′上にストレージノードコンタクトを形成する。
【００２６】前述した本発明の一実施例によると、ビッ
トラインの側壁に第２スペーサを形成しアクティブ領域
にセルフアラインされるコンタクトを形成してから、前
記コンタクトを通じてアクティブ領域とビットライン間
をブリッジさせる第１パッド電極を形成する。次に、前
記ビットライン上にビットラインコンタクトを形成して
から、前記ビットラインコンタクトを通じてビットライ
ンに接続される第２パッド電極と、前記第１パッド電極
に接続される第３パッド電極を同時に形成する。従っ
て、前記ビットラインコンタクトおよびストレージノー
ドコンタクトのミスアラインマージンがビットラインに
依存せず前記第２および第３パッド電極のサイズに依存
する。その結果、ビットラインコンタクトおよびストレ
ージノードコンタクトの整列エラー許容度を極大化させ
得る。また、前記第１パッド電極形成時、ゲート電極お
よびビットラインキャッピング層を蝕刻阻止層として用
いるため、フィールド酸化膜のサイズを問わずアクティ
ブ領域の損傷が防止できる。また、前記第１パッド電極
のエッチバック工程後周辺回路部にストリンガー性とし
て残る第１パッド電極が前記第２および第３パッド電極
を形成するための異方性蝕刻工程の際全部取り除かれる
ため信頼性のある半導体装置が具現できる。
トラインの側壁に第２スペーサを形成しアクティブ領域
にセルフアラインされるコンタクトを形成してから、前
記コンタクトを通じてアクティブ領域とビットライン間
をブリッジさせる第１パッド電極を形成する。次に、前
記ビットライン上にビットラインコンタクトを形成して
から、前記ビットラインコンタクトを通じてビットライ
ンに接続される第２パッド電極と、前記第１パッド電極
に接続される第３パッド電極を同時に形成する。従っ
て、前記ビットラインコンタクトおよびストレージノー
ドコンタクトのミスアラインマージンがビットラインに
依存せず前記第２および第３パッド電極のサイズに依存
する。その結果、ビットラインコンタクトおよびストレ
ージノードコンタクトの整列エラー許容度を極大化させ
得る。また、前記第１パッド電極形成時、ゲート電極お
よびビットラインキャッピング層を蝕刻阻止層として用
いるため、フィールド酸化膜のサイズを問わずアクティ
ブ領域の損傷が防止できる。また、前記第１パッド電極
のエッチバック工程後周辺回路部にストリンガー性とし
て残る第１パッド電極が前記第２および第３パッド電極
を形成するための異方性蝕刻工程の際全部取り除かれる
ため信頼性のある半導体装置が具現できる。
【００２７】図１７〜図１９は本発明の他の実施例によ
る半導体装置の製造方法を説明するための断面図であ
る。図１７Ａ〜図１７Ｄを参照すれば、前記図７〜図１
０で説明した方法により前記第１および第２スペーサ
５、１２の形成された結果物上に導電物質、例えば不純
物のドープされた多結晶シリコンを薄く沈積して第１パ
ッド電極１３を形成する。次いで、前記第１パッド電極
１３上にフォトレジスト（図示せず）を塗布し、リソグ
ラフィ工程によりメモリセルにのみフォトレジストパタ
ーンＰＲを残す。
る半導体装置の製造方法を説明するための断面図であ
る。図１７Ａ〜図１７Ｄを参照すれば、前記図７〜図１
０で説明した方法により前記第１および第２スペーサ
５、１２の形成された結果物上に導電物質、例えば不純
物のドープされた多結晶シリコンを薄く沈積して第１パ
ッド電極１３を形成する。次いで、前記第１パッド電極
１３上にフォトレジスト（図示せず）を塗布し、リソグ
ラフィ工程によりメモリセルにのみフォトレジストパタ
ーンＰＲを残す。
【００２８】図１８Ａ〜図１８Ｄを参照すれば、前記フ
ォトレジストパターンＰＲをエッチバックし、ビットラ
イン１０の間にのみフォトレジストパターンＰＲ′を残
す（図１８Ｂ参照）。このとき、前記ビットライン１０
上のフォトレジストパターンは除去されその下部の第１
パッド電極１３が露出される（図１８Ｃ参照）。図１９
Ａ〜図１９Ｄを参照すれば、前記フォトレジストパター
ンＰＲ′を蝕刻マスクとして使用し前記第１パッド電極
１３を蝕刻することにより、その下部のビットラインキ
ャッピング層１１が露出される（図１９Ｃ参照）。従っ
て、前記ビットライン１０の間にだけ第１パッド電極１
３が残るようにしてから（図１９Ｂ参照）、前記図１２
〜図１６で説明した方法を同一に遂行する。
ォトレジストパターンＰＲをエッチバックし、ビットラ
イン１０の間にのみフォトレジストパターンＰＲ′を残
す（図１８Ｂ参照）。このとき、前記ビットライン１０
上のフォトレジストパターンは除去されその下部の第１
パッド電極１３が露出される（図１８Ｃ参照）。図１９
Ａ〜図１９Ｄを参照すれば、前記フォトレジストパター
ンＰＲ′を蝕刻マスクとして使用し前記第１パッド電極
１３を蝕刻することにより、その下部のビットラインキ
ャッピング層１１が露出される（図１９Ｃ参照）。従っ
て、前記ビットライン１０の間にだけ第１パッド電極１
３が残るようにしてから（図１９Ｂ参照）、前記図１２
〜図１６で説明した方法を同一に遂行する。
【００２９】前述した本発明の他の実施例によると、第
１パッド電極の厚さが増加させにくくてビットラインの
間のギャップを第１パッド電極で埋められない場合、フ
ォトレジストのような物質を利用してそのギャップを埋
めることにより前記ビットラインの間に第１パッド電極
を残すことができる。ここで、前記フォトレジストの代
わりに任意の異方性蝕刻に対し前記第１パッド電極を構
成する物質とは異なる蝕刻率を有する物質を使用するこ
ともできる。
１パッド電極の厚さが増加させにくくてビットラインの
間のギャップを第１パッド電極で埋められない場合、フ
ォトレジストのような物質を利用してそのギャップを埋
めることにより前記ビットラインの間に第１パッド電極
を残すことができる。ここで、前記フォトレジストの代
わりに任意の異方性蝕刻に対し前記第１パッド電極を構
成する物質とは異なる蝕刻率を有する物質を使用するこ
ともできる。
【００３０】本発明は前記実施例に限定されず本発明の
技術的思想を逸脱しない範囲で様々な改変が可能である
ことは無論である。
技術的思想を逸脱しない範囲で様々な改変が可能である
ことは無論である。
【００３１】
【発明の効果】前述した通り本発明によると、ビットラ
インを形成した後第１パッド電極を形成するため、ゲー
ト電極とビットラインがフィールド酸化膜とアクティブ
領域の大部分をパッド電極から遮断するようになり前記
フィールド酸化膜のサイズに対する第１パッド電極の依
存性を除去できる。また、前記第１パッド電極形成時、
その下部のゲート電極とビットラインを蝕刻阻止層とし
て利用できるため、オーバーエッチによるアクティブ領
域の損傷を効果的に防止できる。
インを形成した後第１パッド電極を形成するため、ゲー
ト電極とビットラインがフィールド酸化膜とアクティブ
領域の大部分をパッド電極から遮断するようになり前記
フィールド酸化膜のサイズに対する第１パッド電極の依
存性を除去できる。また、前記第１パッド電極形成時、
その下部のゲート電極とビットラインを蝕刻阻止層とし
て利用できるため、オーバーエッチによるアクティブ領
域の損傷を効果的に防止できる。
【００３２】そして、前記ビットライン上に、ビットラ
インコンタクトを通じてビットラインに接続される第２
パッド電極および前記第１パッド電極に接続されるスト
レージノードコンタクト形成用のパッドである第３パッ
ド電極を同時に形成することにより、前記ビットライン
コンタクトおよびストレージノードコンタクトのミスア
ラインマージンがビットラインに依存せず前記第２およ
び第３パッド電極のサイズに依存する。従って、前記ビ
ットラインコンタクトとストレージノードコンタクトの
整列エラー許容度を極大化させ信頼性のある半導体装置
が具現できる。
インコンタクトを通じてビットラインに接続される第２
パッド電極および前記第１パッド電極に接続されるスト
レージノードコンタクト形成用のパッドである第３パッ
ド電極を同時に形成することにより、前記ビットライン
コンタクトおよびストレージノードコンタクトのミスア
ラインマージンがビットラインに依存せず前記第２およ
び第３パッド電極のサイズに依存する。従って、前記ビ
ットラインコンタクトとストレージノードコンタクトの
整列エラー許容度を極大化させ信頼性のある半導体装置
が具現できる。
【図１】従来の方法による半導体装置のコンタクト形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】従来の方法による半導体装置のコンタクト形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】従来の方法による半導体装置のコンタクト形成
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】ＡおよびＢは従来方法により製造された半導体
装置を示す平面図および斜視図である。
装置を示す平面図および斜視図である。
【図５】ＡおよびＢは本発明により製造された半導体装
置を示す平面図および斜視図である。
置を示す平面図および斜視図である。
【図６】ＡおよびＢは本発明により製造された半導体装
置を示す平面図である。
置を示す平面図である。
【図７】Ａ〜Ｄは本発明の一実施例による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図８】Ａ〜Ｄは本発明の一実施例による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図９】Ａ〜Ｄは本発明の一実施例による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１０】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１１】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１２】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１３】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１４】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１５】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１６】Ａ〜Ｄは本発明の一実施例による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１７】Ａ〜Ｄは本発明の他の実施例による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図１８】Ａ〜Ｄは本発明の他の実施例による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
【図１９】Ａ〜Ｄは本発明の他の実施例による半導体装
置の製造方法を説明するための断面図である。
置の製造方法を説明するための断面図である。
３ ゲート電極
５ 第１スペーサ
１０ ビットライン
１２ 第２スペーサ
１３′ 第１パッド電極
１５ 第２パッド電極
１５′ 第３パッド電極
Claims (11)
- 【請求項１】 半導体基板上に形成されたゲート電極
と、 前記ゲート電極により離隔され前記半導体基板に形成さ
れたアクティブ領域と、 前記ゲート電極の側壁に形成された第１スペーサと、 前記ゲート電極上に形成された複数のビットラインと、 前記ビットラインの側壁に形成された第２スペーサと、 前記アクティブ領域上に形成されたコンタクトと、 前記ビットライン相互間に形成され、前記コンタクトを
通じてアクティブ領域に接続される第１パッド電極と、 前記ビットライン上に形成されたビットラインコンタク
トと、 前記ビットライン上に形成され、前記ビットラインコン
タクトを通じて前記ビットラインに接続される第２パッ
ド電極と、 前記第１パッド電極に接続される第３パッド電極とを含
むことを特徴とする半導体装置。 - 【請求項２】 前記第３パッド電極上に形成されたスト
レージノードコンタクトをさらに具備することを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記アクティブ領域上に形成されたコン
タクトは、前記第１スペーサおよび第２スペーサにより
セルフアラインされるコンタクトであることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 少なくとも１つのメモリセル部と周辺回
路部を有する半導体装置において、 半導体基板上に形成され、その側壁に第１スペーサが形
成されたゲート電極と、 前記ゲート電極により離隔され前記半導体基板に形成さ
れたアクティブ領域と、 前記ゲート電極上に形成されその側壁に第２スペーサが
形成された複数のビットラインと、 前記メモリセル部のアクティブ領域上に形成されたコン
タクトと、 前記ビットライン相互間およびメモリセル部のゲート電
極相互間に形成され、前記コンタクトを通じて前記メモ
リセル部のアクティブ領域に接続される第１パッド電極
と、 前記ビットライン、周辺回路部のアクティブ領域および
ゲート電極上に形成されたビットラインコンタクトと、 前記第１パッド電極およびビットライン上に形成され、
前記ビットラインコンタクトを通じて前記ビットライ
ン、周辺回路部のアクティブ領域およびゲート電極に接
続される第２パッド電極と、 前記第１パッド電極に接続される第３パッド電極とを含
むことを特徴とする半導体装置。 - 【請求項５】 半導体基板上にゲート電極を形成する段
階と、 前記半導体基板に、前記ゲート電極により離隔されるア
クティブ領域を形成する段階と、 前記アクティブ領域の形成された結果物上全面に第１絶
縁膜を形成する段階と、 前記第１絶縁膜上に複数のビットラインを形成する段階
と、 前記ビットラインの形成された結果物上全面に第２絶縁
膜を形成する段階と、 前記ゲート電極およびビットラインの側壁にそれぞれ、
前記第１絶縁膜および第２絶縁膜からなる第１スペーサ
および第２スペーサを形成すると同時に、前記アクティ
ブ領域上にセルフアラインされるコンタクトを形成する
段階と、 前記コンタクトの形成された結果物上に第１導電物質を
沈積してこれをエッチバックし、前記アクティブ領域に
接続される第１パッド電極を前記ビットライン相互間に
形成する段階と、 前記ビットライン上にビットラインコンタクトを形成す
る段階と、 前記ビットラインコンタクトの形成された結果物上に第
２導電物質を沈積してこれをリソグラフィ工程でパタニ
ングし、前記ビットラインコンタクトを通じて前記ビッ
トラインに接続される第２パッド電極および前記第１パ
ッド電極に接続される第３パッド電極を形成する段階と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１パッド電極を形成する段階で、
前記ビットラインとゲート電極を蝕刻阻止層として利用
することを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】 前記ゲート電極およびビットラインの側
壁に第１および第２スペーサを形成する段階は、前記第
２絶縁膜を異方性蝕刻して前記ビットラインの側壁に第
２スペーサを形成する時、前記第１絶縁膜が共に蝕刻さ
れることにより前記ゲート電極の側壁に第１スペーサが
形成されてなることを特徴とする請求項５記載の半導体
装置の製造方法。 - 【請求項８】 前記ビットラインが接続されるべきアク
ティブ領域より前記ビットラインコンタクトの大きさを
さらに大きくレイアウトすることを特徴とする請求項５
記載の半導体装置の製造方法。 - 【請求項９】 前記ビットラインを一直線にレイアウト
することを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項１０】 前記第１導電物質を前記ビットライン
の間の間隔程度の厚さで形成することを特徴とする請求
項５記載の半導体装置の製造方法。 - 【請求項１１】 前記第２および第３パッド電極を形成
する段階の後に、 結果物上に第３絶縁膜を形成する段階と、 前記第３絶縁膜を部分的に蝕刻して前記第３パッド電極
上にストレージノードコンタクトを形成する段階と、 結果物上に前記ストレージノードコンタクトを通じて前
記第３パッド電極に接続されるキャパシタのストレージ
ノードを形成する段階をさらに含むことを特徴とする請
求項５記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P14472 | 1993-07-28 | ||
| KR1019930014472A KR960015490B1 (ko) | 1993-07-28 | 1993-07-28 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147330A JPH07147330A (ja) | 1995-06-06 |
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Family
ID=19360266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15707694A Expired - Fee Related JP3510922B2 (ja) | 1993-07-28 | 1994-07-08 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3510922B2 (ja) |
| KR (1) | KR960015490B1 (ja) |
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| GB (1) | GB2280546B (ja) |
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|---|---|---|---|---|
| US5710073A (en) * | 1996-01-16 | 1998-01-20 | Vanguard International Semiconductor Corporation | Method for forming interconnections and conductors for high density integrated circuits |
| US6096636A (en) * | 1996-02-06 | 2000-08-01 | Micron Technology, Inc. | Methods of forming conductive lines |
| JP3941133B2 (ja) | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US6344389B1 (en) | 1999-04-19 | 2002-02-05 | International Business Machines Corporation | Self-aligned damascene interconnect |
| JP2005236322A (ja) * | 2005-03-30 | 2005-09-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| US5172202A (en) * | 1989-05-31 | 1992-12-15 | Nec Corporation | Semiconductor memory cell having high density structure |
| US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
| KR940001426B1 (ko) * | 1991-03-27 | 1994-02-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법 |
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
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1993
- 1993-07-28 KR KR1019930014472A patent/KR960015490B1/ko not_active IP Right Cessation
-
1994
- 1994-07-08 JP JP15707694A patent/JP3510922B2/ja not_active Expired - Fee Related
- 1994-07-26 DE DE4426364A patent/DE4426364B8/de not_active Expired - Fee Related
- 1994-07-28 GB GB9415259A patent/GB2280546B/en not_active Expired - Fee Related
- 1994-07-28 US US08/281,641 patent/US5583357A/en not_active Expired - Lifetime
-
1995
- 1995-11-03 US US08/552,535 patent/US5639682A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4426364B4 (de) | 2004-08-05 |
| DE4426364B8 (de) | 2004-10-28 |
| DE4426364A1 (de) | 1995-02-16 |
| KR950004415A (ko) | 1995-02-18 |
| GB2280546B (en) | 1997-11-19 |
| GB9415259D0 (en) | 1994-09-21 |
| GB2280546A (en) | 1995-02-01 |
| JPH07147330A (ja) | 1995-06-06 |
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