JPH1022233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022233A JPH1022233A JP16950196A JP16950196A JPH1022233A JP H1022233 A JPH1022233 A JP H1022233A JP 16950196 A JP16950196 A JP 16950196A JP 16950196 A JP16950196 A JP 16950196A JP H1022233 A JPH1022233 A JP H1022233A
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Abstract
(57)【要約】
【課題】 半導体装置の特性劣化をさせずに、深さの異
なるコンタクトホールを同時に形成する半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の構成素子が形成された半導
体基板１１に第１のＳｉＮ膜５１を堆積し、第１のＳｉ
Ｎ膜５１をパターニングして、深いコンタクトホール部
となるＭＯＳトランジスタ部１のソース・ドレイン部４
に第１のＳｉＮ膜５１の開口５３、５４を形成し、その
後第２のＳｉＮ膜５７を堆積し、続いて層間絶縁膜２２
を堆積した後、コンタクトホールの開口を形成するため
のエッチングをする。 【効果】 特性劣化のない半導体装置の作製が可能とな
る。
なるコンタクトホールを同時に形成する半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の構成素子が形成された半導
体基板１１に第１のＳｉＮ膜５１を堆積し、第１のＳｉ
Ｎ膜５１をパターニングして、深いコンタクトホール部
となるＭＯＳトランジスタ部１のソース・ドレイン部４
に第１のＳｉＮ膜５１の開口５３、５４を形成し、その
後第２のＳｉＮ膜５７を堆積し、続いて層間絶縁膜２２
を堆積した後、コンタクトホールの開口を形成するため
のエッチングをする。 【効果】 特性劣化のない半導体装置の作製が可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、深さの異なるコンタクトホ
ールを同時に形成する半導体装置の製造方法に関する。
法に関し、さらに詳しくは、深さの異なるコンタクトホ
ールを同時に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化、高集積
化に伴い、半導体基板と導電層、又は複数の導電層間を
接続するための、層間絶縁膜のコンタクトホールもます
ます微細化してきている。この微細化されたコンタクト
ホールは、通常ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等の異方性エッチングにより層間絶縁膜
をエッチングして形成される。この異方性エッチングに
よるコンタクトホール形成の問題の一つは、層間絶縁膜
と下地の半導体基板やゲート電極等の電極材料とのエッ
チング速度比、所謂エッチング選択比が十分大きくない
ことである。通常、コンタクトホールを形成する領域の
層間絶縁膜の膜厚は一定となっていない。従って、薄い
層間絶縁膜のコンタクトホール形成部では、厚い層間絶
縁膜領域のコンタクトホールが形成されるまでエッチン
グが継続され、半導体基板表面やゲート電極表面のエッ
チングが進んで、特性不良等が出て半導体集積回路の製
造歩留を低下させる虞がある。そこで、層間絶縁膜を堆
積する直前に、エッチング選択比が大きいエッチングス
トッパ層とするエッチングストッパ膜を堆積し、その後
層間絶縁膜を堆積した後にコンタクトホールを形成する
方法が採られている。
化に伴い、半導体基板と導電層、又は複数の導電層間を
接続するための、層間絶縁膜のコンタクトホールもます
ます微細化してきている。この微細化されたコンタクト
ホールは、通常ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等の異方性エッチングにより層間絶縁膜
をエッチングして形成される。この異方性エッチングに
よるコンタクトホール形成の問題の一つは、層間絶縁膜
と下地の半導体基板やゲート電極等の電極材料とのエッ
チング速度比、所謂エッチング選択比が十分大きくない
ことである。通常、コンタクトホールを形成する領域の
層間絶縁膜の膜厚は一定となっていない。従って、薄い
層間絶縁膜のコンタクトホール形成部では、厚い層間絶
縁膜領域のコンタクトホールが形成されるまでエッチン
グが継続され、半導体基板表面やゲート電極表面のエッ
チングが進んで、特性不良等が出て半導体集積回路の製
造歩留を低下させる虞がある。そこで、層間絶縁膜を堆
積する直前に、エッチング選択比が大きいエッチングス
トッパ層とするエッチングストッパ膜を堆積し、その後
層間絶縁膜を堆積した後にコンタクトホールを形成する
方法が採られている。
【０００３】上記のようにしてコンタクトホールを形成
するコンタクトの形成方法を、図３および図４を参照し
て説明する。まず、図３（ａ）に示すように、半導体基
板１１表面の素子分離領域にＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜１２を
形成する。次にＭＯＳトランジスタ部１等の素子形成領
域に熱酸化によるゲート酸化膜１３を形成する。更にそ
の後、ゲート電極とする、不純物をドープしたポリシリ
コン膜１４、タングステンシリサイド（ＷＳｉ2 ）膜１
５、ＣＶＤ酸化膜１６を堆積する。
するコンタクトの形成方法を、図３および図４を参照し
て説明する。まず、図３（ａ）に示すように、半導体基
板１１表面の素子分離領域にＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜１２を
形成する。次にＭＯＳトランジスタ部１等の素子形成領
域に熱酸化によるゲート酸化膜１３を形成する。更にそ
の後、ゲート電極とする、不純物をドープしたポリシリ
コン膜１４、タングステンシリサイド（ＷＳｉ2 ）膜１
５、ＣＶＤ酸化膜１６を堆積する。
【０００４】次に、フォトリソグラフィ技術を用いて、
ＣＶＤ酸化膜１６／ＷＳｉ2 膜１５／ポリシリコン膜１
４／ゲート酸化膜１３をパターニングし、ＭＯＳトラン
ジスタ部１のゲート電極部３等を形成する。このゲート
電極部３形成により、ＷＳｉ2 膜１５とポリシリコン膜
１４とによるポリサイド構造のゲート電極５が形成され
る。その後、ＭＯＳトランジスタ部１のソース・ドレイ
ン部４に、例えばＡｓイオンを用いた低濃度イオン注入
を行い、ＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）層１７を形成する。
ＣＶＤ酸化膜１６／ＷＳｉ2 膜１５／ポリシリコン膜１
４／ゲート酸化膜１３をパターニングし、ＭＯＳトラン
ジスタ部１のゲート電極部３等を形成する。このゲート
電極部３形成により、ＷＳｉ2 膜１５とポリシリコン膜
１４とによるポリサイド構造のゲート電極５が形成され
る。その後、ＭＯＳトランジスタ部１のソース・ドレイ
ン部４に、例えばＡｓイオンを用いた低濃度イオン注入
を行い、ＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）層１７を形成する。
【０００５】次に、ＣＶＤ酸化膜を堆積し、このＣＶＤ
酸化膜をＲＩＥ等の異方性エッチングによりエッチバッ
クして、ゲート電極部３側壁にサイドウォール１８を形
成する。続いて、ＭＯＳトランジスタ部１のソース・ド
レイン部４に、熱酸化膜１９を形成した後、例えばＡｓ
イオンを用いた高濃度イオン注入を行い、ソース・ドレ
イン層２０を形成する。その後、エッチングストッパ層
としてのＳｉＮ膜２１を堆積する。
酸化膜をＲＩＥ等の異方性エッチングによりエッチバッ
クして、ゲート電極部３側壁にサイドウォール１８を形
成する。続いて、ＭＯＳトランジスタ部１のソース・ド
レイン部４に、熱酸化膜１９を形成した後、例えばＡｓ
イオンを用いた高濃度イオン注入を行い、ソース・ドレ
イン層２０を形成する。その後、エッチングストッパ層
としてのＳｉＮ膜２１を堆積する。
【０００６】次に、図３（ｂ）に示すように、リフロー
が容易な層間絶縁膜２２、例えばＢＰＳＧ（Ｂｏｒｏ−
Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を
堆積し、その後熱処理を行って層間絶縁膜２２をリフロ
ーさせ、層間絶縁膜２２表面を平坦化する。この平坦化
により、半導体基板１１上の凹凸間隔の狭い領域での凹
部の層間絶縁膜２２の膜厚Ｄ1 が平坦部に堆積した層間
絶縁膜２２の膜厚、例えばゲート電極のコンタクトホー
ル部２の層間絶縁膜２２の膜厚Ｄ2 より約２倍程厚くな
る。
が容易な層間絶縁膜２２、例えばＢＰＳＧ（Ｂｏｒｏ−
Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を
堆積し、その後熱処理を行って層間絶縁膜２２をリフロ
ーさせ、層間絶縁膜２２表面を平坦化する。この平坦化
により、半導体基板１１上の凹凸間隔の狭い領域での凹
部の層間絶縁膜２２の膜厚Ｄ1 が平坦部に堆積した層間
絶縁膜２２の膜厚、例えばゲート電極のコンタクトホー
ル部２の層間絶縁膜２２の膜厚Ｄ2 より約２倍程厚くな
る。
【０００７】次に、図３（ｃ）に示すように、フォトレ
ジスト２３を塗布した後、フォトレジスト２３をパター
ニングしてコンタクトホール形成用の開口２４〜２６を
形成する。その後パターニングされたフォトレジスト２
３をマスクとして、ＲＩＥによる層間絶縁膜２２等のエ
ッチングを行い、ソース・ドレイン部のコンタクトホー
ルの開口２７、２８およびゲート電極のコンタクトホー
ルの開口２９を形成する。
ジスト２３を塗布した後、フォトレジスト２３をパター
ニングしてコンタクトホール形成用の開口２４〜２６を
形成する。その後パターニングされたフォトレジスト２
３をマスクとして、ＲＩＥによる層間絶縁膜２２等のエ
ッチングを行い、ソース・ドレイン部のコンタクトホー
ルの開口２７、２８およびゲート電極のコンタクトホー
ルの開口２９を形成する。
【０００８】このエッチングでは、層間絶縁膜２２とＳ
ｉＮ膜２１とのエッチング選択比があまり大きくなく、
ＳｉＮ膜２１は完全なエッチングストッパ層としては機
能せずに、層間絶縁膜２２のエッチングがＳｉＮ膜２１
まで進むと、遅いエッチング速度でＳｉＮ膜２１がエッ
チングされてゆく。従って、層間絶縁膜２２の膜厚が薄
い部分、例えばゲート電極のコンタクトホール部２、Ｌ
ＯＣＯＳ膜１２部およびサイドウォール１８部のゲート
電極部３側では、最初にＳｉＮ膜２１のエッチングが開
始され、この部分では遅いエッチングが進行し、この間
層間絶縁膜２２の厚いソース・ドレイン部４では早いエ
ッチングが進行してゆく。
ｉＮ膜２１とのエッチング選択比があまり大きくなく、
ＳｉＮ膜２１は完全なエッチングストッパ層としては機
能せずに、層間絶縁膜２２のエッチングがＳｉＮ膜２１
まで進むと、遅いエッチング速度でＳｉＮ膜２１がエッ
チングされてゆく。従って、層間絶縁膜２２の膜厚が薄
い部分、例えばゲート電極のコンタクトホール部２、Ｌ
ＯＣＯＳ膜１２部およびサイドウォール１８部のゲート
電極部３側では、最初にＳｉＮ膜２１のエッチングが開
始され、この部分では遅いエッチングが進行し、この間
層間絶縁膜２２の厚いソース・ドレイン部４では早いエ
ッチングが進行してゆく。
【０００９】ソース・ドレイン部４のＳｉＮ膜２１と熱
酸化膜１９がエッチングされてソース・ドレイン部４の
コンタクトホールが形成される時点では、ゲート電極の
コンタクトホール部２のＳｉＮ膜２１やＣＶＤ酸化膜１
６がエッチングされた後ゲート電極５表面もエッチング
され始め、サイドウォール１８部では上部ほどエッチン
グが進んでサイドウォール１８の高さが低くなり、ＬＯ
ＣＯＳ膜１２部も上方ほどエッチングが進んで、ＬＯＣ
ＯＳ膜１２が薄くなる。
酸化膜１９がエッチングされてソース・ドレイン部４の
コンタクトホールが形成される時点では、ゲート電極の
コンタクトホール部２のＳｉＮ膜２１やＣＶＤ酸化膜１
６がエッチングされた後ゲート電極５表面もエッチング
され始め、サイドウォール１８部では上部ほどエッチン
グが進んでサイドウォール１８の高さが低くなり、ＬＯ
ＣＯＳ膜１２部も上方ほどエッチングが進んで、ＬＯＣ
ＯＳ膜１２が薄くなる。
【００１０】次に、図４（ｄ）に示すように、電極配線
膜、例えば半導体基板１１を高温度に加熱した状態で行
う高温Ａｌ合金スパッタ法を用いたＡｌ合金膜を堆積
し、このＡｌ合金膜をパターニングして電極配線３０〜
３２を形成する。その後は、図面は省略するが、パッシ
ベーション膜形成やパッドの窓明け等を行って半導体装
置を作製する。
膜、例えば半導体基板１１を高温度に加熱した状態で行
う高温Ａｌ合金スパッタ法を用いたＡｌ合金膜を堆積
し、このＡｌ合金膜をパターニングして電極配線３０〜
３２を形成する。その後は、図面は省略するが、パッシ
ベーション膜形成やパッドの窓明け等を行って半導体装
置を作製する。
【００１１】しかしながら、上述した半導体装置の製造
方法によりコンタクトホールを形成すると、図３（ｃ）
に示すように、サイドウォール１８の高さが低くなる形
でサイドウォール１８が縮小して、ポリサイド構造のゲ
ート電極５とソース・ドレイン部４の電極配線３０、３
１との間のサイドウォール１８の膜厚が減少して耐圧が
低下する問題が生ずる。また、ソース・ドレイン部４周
辺のＬＯＣＯＳ膜１２がエッチングされて、この膜厚減
少による電極配線３０、３１と半導体基板１１間の容量
増加という問題も生じる。更に、層間絶縁膜２２の膜厚
が薄いゲート電極のコンタクトホール部２では、ゲート
電極５のＷＳｉ2 膜１５がエッチングされて膜厚が減少
し、ゲート電極のコンタクトホール部２におけるゲート
電極の抵抗が増加するという問題の生ずる虞もある。
方法によりコンタクトホールを形成すると、図３（ｃ）
に示すように、サイドウォール１８の高さが低くなる形
でサイドウォール１８が縮小して、ポリサイド構造のゲ
ート電極５とソース・ドレイン部４の電極配線３０、３
１との間のサイドウォール１８の膜厚が減少して耐圧が
低下する問題が生ずる。また、ソース・ドレイン部４周
辺のＬＯＣＯＳ膜１２がエッチングされて、この膜厚減
少による電極配線３０、３１と半導体基板１１間の容量
増加という問題も生じる。更に、層間絶縁膜２２の膜厚
が薄いゲート電極のコンタクトホール部２では、ゲート
電極５のＷＳｉ2 膜１５がエッチングされて膜厚が減少
し、ゲート電極のコンタクトホール部２におけるゲート
電極の抵抗が増加するという問題の生ずる虞もある。
【００１２】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、半導体装置の特性
劣化をさせずに、深さの異なるコンタクトホールを同時
に形成する半導体装置の製造方法を提供することを目的
とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、半導体装置の特性
劣化をさせずに、深さの異なるコンタクトホールを同時
に形成する半導体装置の製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、深さの異なるコンタクトホールを同時に形成する
工程を有する半導体装置の製造方法において、コンタク
トホール形成時のエッチングストッパ層とする第１のエ
ッチングストッパ膜を堆積する工程と、前記第１のエッ
チングストッパ膜をパターニングして、深いコンタクト
ホール形成部の前記第１のエッチングストッパ膜を除去
する工程と、第２のエッチングストッパ膜を堆積する工
程と、層間絶縁膜を堆積する工程と、コンタクトホール
を形成するためのエッチング工程とを有することを特徴
とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、深さの異なるコンタクトホールを同時に形成する
工程を有する半導体装置の製造方法において、コンタク
トホール形成時のエッチングストッパ層とする第１のエ
ッチングストッパ膜を堆積する工程と、前記第１のエッ
チングストッパ膜をパターニングして、深いコンタクト
ホール形成部の前記第１のエッチングストッパ膜を除去
する工程と、第２のエッチングストッパ膜を堆積する工
程と、層間絶縁膜を堆積する工程と、コンタクトホール
を形成するためのエッチング工程とを有することを特徴
とするものである。
【００１４】本発明によれば、深さの異なるコンタクト
ホールを同時に形成する際、深いコンタクトホール部の
層間絶縁膜下には薄いエッチングストッパ層を形成し、
浅いコンタクトホール部の層間絶縁膜下には厚いエッチ
ングストッパ層を形成した構成をとってコンタクトホー
ルを形成するため、深いコンタクトホール部のコンタク
トホールが形成された時点での浅いコンタクトホール部
の下地電極等のエッチングが抑えられる。また、自己整
合コンタクト構成をとるＭＯＳトランジスタ部のサイド
ウォールやＬＯＣＯＳ膜のエッチングによる膜厚減少が
抑えられる。これらにより、浅いコンタクトホール部に
おけるコンタクト抵抗増加、ゲート電極と電極配線間の
耐圧減少および半導体基板と電極配線間の容量増加がな
い半導体装置の作製が可能となる。
ホールを同時に形成する際、深いコンタクトホール部の
層間絶縁膜下には薄いエッチングストッパ層を形成し、
浅いコンタクトホール部の層間絶縁膜下には厚いエッチ
ングストッパ層を形成した構成をとってコンタクトホー
ルを形成するため、深いコンタクトホール部のコンタク
トホールが形成された時点での浅いコンタクトホール部
の下地電極等のエッチングが抑えられる。また、自己整
合コンタクト構成をとるＭＯＳトランジスタ部のサイド
ウォールやＬＯＣＯＳ膜のエッチングによる膜厚減少が
抑えられる。これらにより、浅いコンタクトホール部に
おけるコンタクト抵抗増加、ゲート電極と電極配線間の
耐圧減少および半導体基板と電極配線間の容量増加がな
い半導体装置の作製が可能となる。
【００１５】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３、図４中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
【００１６】本実施例は半導体装置の製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、シリコン等
の半導体基板１１表面の素子分離領域にＬＯＣＯＳ膜１
２を形成する。次にＭＯＳトランジスタ部１等の素子形
成領域に熱酸化によるゲート酸化膜１３を膜厚約１５ｎ
ｍ程形成する。更にその後、ＣＶＤ法により不純物をド
ープしたポリシリコン膜１４を膜厚約１５０ｎｍ程堆積
し、続いて、ＣＶＤ法によりタングステンシリサイド
（ＷＳｉ2 ）膜１５を約１５０ｎｍ程堆積し、さらにＣ
ＶＤ法を用いてＣＶＤ酸化膜１６を膜厚約２００ｎｍ程
堆積する。
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、シリコン等
の半導体基板１１表面の素子分離領域にＬＯＣＯＳ膜１
２を形成する。次にＭＯＳトランジスタ部１等の素子形
成領域に熱酸化によるゲート酸化膜１３を膜厚約１５ｎ
ｍ程形成する。更にその後、ＣＶＤ法により不純物をド
ープしたポリシリコン膜１４を膜厚約１５０ｎｍ程堆積
し、続いて、ＣＶＤ法によりタングステンシリサイド
（ＷＳｉ2 ）膜１５を約１５０ｎｍ程堆積し、さらにＣ
ＶＤ法を用いてＣＶＤ酸化膜１６を膜厚約２００ｎｍ程
堆積する。
【００１７】次に、フォトリソグラフィ技術を用いて、
ＣＶＤ酸化膜１６／ＷＳｉ2 膜１５／ポリシリコン膜１
４／ゲート酸化膜１３をパターニングし、ＭＯＳトラン
ジスタ部１のゲート電極部３等を形成する。このゲート
電極部３形成により、ＷＳｉ2 膜１５とポリシリコン膜
１４とによるポリサイド構造のゲート電極５が形成され
る。その後、ＭＯＳトランジスタ部１のソース・ドレイ
ン部４に、例えばＡｓイオンを用い、イオン注入エネル
ギーを２５ＫｅＶ、ドーズ量を６Ｅ１３／ｃｍ2 とした
イオン注入を行い、ＬＤＤ層１７を形成する。
ＣＶＤ酸化膜１６／ＷＳｉ2 膜１５／ポリシリコン膜１
４／ゲート酸化膜１３をパターニングし、ＭＯＳトラン
ジスタ部１のゲート電極部３等を形成する。このゲート
電極部３形成により、ＷＳｉ2 膜１５とポリシリコン膜
１４とによるポリサイド構造のゲート電極５が形成され
る。その後、ＭＯＳトランジスタ部１のソース・ドレイ
ン部４に、例えばＡｓイオンを用い、イオン注入エネル
ギーを２５ＫｅＶ、ドーズ量を６Ｅ１３／ｃｍ2 とした
イオン注入を行い、ＬＤＤ層１７を形成する。
【００１８】次に、ＣＶＤ法によるＣＶＤ酸化膜を膜厚
約３００ｎｍ程堆積し、その後このＣＶＤ酸化膜をＲＩ
Ｅ等の異方性エッチングによりエッチバックして、ゲー
ト電極部３側壁にサイドウォール１８を形成する。続い
て、ＭＯＳトランジスタ部１のソース・ドレイン部４
に、熱酸化膜１９を膜厚約１５ｎｍ程形成する。その後
熱酸化膜１９を通したイオン注入、例えばＡｓイオンを
用い、イオン注入エネルギーを２０ＫｅＶ、ドーズ量を
５Ｅ１５／ｃｍ2 としたイオン注入を行い、ソース・ド
レイン層２０を形成する。更にその後、エッチングスト
ッパ層としての第１のエッチングストッパ膜、例えばＣ
ＶＤ法による第１のＳｉＮ膜５１を膜厚約３０ｎｍ程堆
積する。
約３００ｎｍ程堆積し、その後このＣＶＤ酸化膜をＲＩ
Ｅ等の異方性エッチングによりエッチバックして、ゲー
ト電極部３側壁にサイドウォール１８を形成する。続い
て、ＭＯＳトランジスタ部１のソース・ドレイン部４
に、熱酸化膜１９を膜厚約１５ｎｍ程形成する。その後
熱酸化膜１９を通したイオン注入、例えばＡｓイオンを
用い、イオン注入エネルギーを２０ＫｅＶ、ドーズ量を
５Ｅ１５／ｃｍ2 としたイオン注入を行い、ソース・ド
レイン層２０を形成する。更にその後、エッチングスト
ッパ層としての第１のエッチングストッパ膜、例えばＣ
ＶＤ法による第１のＳｉＮ膜５１を膜厚約３０ｎｍ程堆
積する。
【００１９】次に、図１（ｂ）に示すように、フォトレ
ジスト５２を塗布し、このフォトレジスト５２をパター
ニングして、ソース・ドレイン部４にコンタクトホール
形成用のフォトレジスト５２の開口５３、５４を形成す
る。その後フォトレジスト５２をマスクとして、第１の
ＳｉＮ膜５１をエッチングし、第１のＳｉＮ膜５１の開
口５５、５６を形成する。この開口５５、５６の大きさ
は、自己整合コンタクトのコンタクト部Ａ、即ちサイド
ウォール１８とＬＯＣＯＳ膜１２で囲まれた領域よりも
僅かに広い大きさとする。なお、第１のＳｉＮ膜５１の
開口５５、５６端部よりサイドウォール１８の底部やＬ
ＯＣＯＳ膜１２のバーズビーク先端までの距離Ｌ1 、Ｌ
2 はパターンの位置ずれ精度程度とすることが望まし
い。
ジスト５２を塗布し、このフォトレジスト５２をパター
ニングして、ソース・ドレイン部４にコンタクトホール
形成用のフォトレジスト５２の開口５３、５４を形成す
る。その後フォトレジスト５２をマスクとして、第１の
ＳｉＮ膜５１をエッチングし、第１のＳｉＮ膜５１の開
口５５、５６を形成する。この開口５５、５６の大きさ
は、自己整合コンタクトのコンタクト部Ａ、即ちサイド
ウォール１８とＬＯＣＯＳ膜１２で囲まれた領域よりも
僅かに広い大きさとする。なお、第１のＳｉＮ膜５１の
開口５５、５６端部よりサイドウォール１８の底部やＬ
ＯＣＯＳ膜１２のバーズビーク先端までの距離Ｌ1 、Ｌ
2 はパターンの位置ずれ精度程度とすることが望まし
い。
【００２０】次に、図１（ｃ）に示すように、フォトレ
ジスト５２を除去後、第２のエッチングストッパ層とす
る第２のエッチングストッパ膜、例えばＣＶＤ法による
第２のＳｉＮ膜５７を膜厚約３０ｎｍ程堆積し、続いて
ＣＶＤ法を用いたＢＰＳＧ膜による層間絶縁膜２２を膜
厚約５００ｎｍ程堆積する。その後熱処理を行って層間
絶縁膜２２をリフローさせ、層間絶縁膜２２表面を平坦
化する。この平坦化により、半導体基板１１上の凹凸間
隔の狭い領域での凹部の層間絶縁膜２２の膜厚Ｄ1 が平
坦部に堆積した層間絶縁膜２２の膜厚、例えばゲート電
極のコンタクトホール部２の層間絶縁膜２２の膜厚Ｄ2
より約２倍程厚くなる。
ジスト５２を除去後、第２のエッチングストッパ層とす
る第２のエッチングストッパ膜、例えばＣＶＤ法による
第２のＳｉＮ膜５７を膜厚約３０ｎｍ程堆積し、続いて
ＣＶＤ法を用いたＢＰＳＧ膜による層間絶縁膜２２を膜
厚約５００ｎｍ程堆積する。その後熱処理を行って層間
絶縁膜２２をリフローさせ、層間絶縁膜２２表面を平坦
化する。この平坦化により、半導体基板１１上の凹凸間
隔の狭い領域での凹部の層間絶縁膜２２の膜厚Ｄ1 が平
坦部に堆積した層間絶縁膜２２の膜厚、例えばゲート電
極のコンタクトホール部２の層間絶縁膜２２の膜厚Ｄ2
より約２倍程厚くなる。
【００２１】次に、図２（ｄ）に示すように、フォトレ
ジスト２３を塗布した後、このフォトレジスト２３をパ
ターニングしてコンタクトホール形成用の開口２４〜２
６を形成する。その後このパターニングされたフォトレ
ジスト２３をマスクとして、マグネトロン型ＲＩＥ装置
による層間絶縁膜２２等の異方性エッチングを行い、ソ
ース・ドレイン部のコンタクトホールの開口２７、２８
およびゲート電極のコンタクトホールの開口２９を形成
する。なお、上記の層間絶縁膜２２等の異方性エッチン
グ条件は、例えば下記のようなものである。 〔層間絶縁膜２２等の異方性エッチング条件〕 ＣＨＦ3 ガス流量 ： ６０ ｓｃｃｍ ＣＯガス流量 ： ２４０ ｓｃｃｍ 圧力 ： ５．３ Ｐａ ＲＦパワー ： １２００ Ｗ
ジスト２３を塗布した後、このフォトレジスト２３をパ
ターニングしてコンタクトホール形成用の開口２４〜２
６を形成する。その後このパターニングされたフォトレ
ジスト２３をマスクとして、マグネトロン型ＲＩＥ装置
による層間絶縁膜２２等の異方性エッチングを行い、ソ
ース・ドレイン部のコンタクトホールの開口２７、２８
およびゲート電極のコンタクトホールの開口２９を形成
する。なお、上記の層間絶縁膜２２等の異方性エッチン
グ条件は、例えば下記のようなものである。 〔層間絶縁膜２２等の異方性エッチング条件〕 ＣＨＦ3 ガス流量 ： ６０ ｓｃｃｍ ＣＯガス流量 ： ２４０ ｓｃｃｍ 圧力 ： ５．３ Ｐａ ＲＦパワー ： １２００ Ｗ
【００２２】上記の異方性エッチングでは、層間絶縁膜
２２とエッチングストッパ層としての第１のＳｉＮ膜５
１や第２のＳｉＮ膜５７とのエッチング選択比はあまり
大きくなく、これらＳｉＮ膜は完全なエッチングストッ
パ層としては機能せずに、層間絶縁膜２２のエッチング
が第２のＳｉＮ膜５７まで進むと、遅いエッチング速度
で第２のＳｉＮ膜５７がエッチングされてゆく。従っ
て、層間絶縁膜２２の膜厚が薄い部分、例えばゲート電
極のコンタクトホール部２、ＬＯＣＯＳ膜１２部および
サイドウォール１８部のゲート電極部３側近傍では、最
初にＳｉＮ膜５７のエッチングが開始され、この部分で
は遅いエッチングが進行し、この間層間絶縁膜２２の厚
いソース・ドレイン部４では、早いエッチング速度での
層間絶縁膜２２のエッチングが進行してゆく。
２２とエッチングストッパ層としての第１のＳｉＮ膜５
１や第２のＳｉＮ膜５７とのエッチング選択比はあまり
大きくなく、これらＳｉＮ膜は完全なエッチングストッ
パ層としては機能せずに、層間絶縁膜２２のエッチング
が第２のＳｉＮ膜５７まで進むと、遅いエッチング速度
で第２のＳｉＮ膜５７がエッチングされてゆく。従っ
て、層間絶縁膜２２の膜厚が薄い部分、例えばゲート電
極のコンタクトホール部２、ＬＯＣＯＳ膜１２部および
サイドウォール１８部のゲート電極部３側近傍では、最
初にＳｉＮ膜５７のエッチングが開始され、この部分で
は遅いエッチングが進行し、この間層間絶縁膜２２の厚
いソース・ドレイン部４では、早いエッチング速度での
層間絶縁膜２２のエッチングが進行してゆく。
【００２３】しかし、従来例と異なって、層間絶縁膜２
２の膜厚が薄い部分、例えばゲート電極のコンタクトホ
ール部２、ＬＯＣＯＳ膜１２部およびサイドウォール１
８部のゲート電極部３側近傍は、第２のＳｉＮ膜５７と
第１のＳｉＮ膜５１とが積層になっていて膜厚が厚いた
め、ソース・ドレイン部４のコンタクトホールが形成さ
れた時点における、ゲート電極のコンタクトホール部２
でのゲート電極５の膜厚減少、ソース・ドレイン部近傍
のＬＯＣＯＳ膜１２の膜厚減少およびサイドウォール１
８の高さが低下する形でのサイドウォール１８上部の膜
厚減少はほとんどない。
２の膜厚が薄い部分、例えばゲート電極のコンタクトホ
ール部２、ＬＯＣＯＳ膜１２部およびサイドウォール１
８部のゲート電極部３側近傍は、第２のＳｉＮ膜５７と
第１のＳｉＮ膜５１とが積層になっていて膜厚が厚いた
め、ソース・ドレイン部４のコンタクトホールが形成さ
れた時点における、ゲート電極のコンタクトホール部２
でのゲート電極５の膜厚減少、ソース・ドレイン部近傍
のＬＯＣＯＳ膜１２の膜厚減少およびサイドウォール１
８の高さが低下する形でのサイドウォール１８上部の膜
厚減少はほとんどない。
【００２４】次に、図２（ｅ）に示すように、電極配線
膜、例えば半導体基板１１を高温度に加熱した状態で行
う高温Ａｌ合金スパッタ法を用いたＡｌ合金膜を堆積
し、このＡｌ合金膜をパターニングして電極配線３０〜
３２を形成する。その後は、図面は省略するが、パッシ
ベーション膜形成やパッドの窓明け等を行って半導体装
置を作製する。
膜、例えば半導体基板１１を高温度に加熱した状態で行
う高温Ａｌ合金スパッタ法を用いたＡｌ合金膜を堆積
し、このＡｌ合金膜をパターニングして電極配線３０〜
３２を形成する。その後は、図面は省略するが、パッシ
ベーション膜形成やパッドの窓明け等を行って半導体装
置を作製する。
【００２５】上記のようにしてコンタクトホールを形成
する半導体装置の製造方法においては、ゲート電極のコ
ンタクトホール部２でのゲート電極５の膜厚減少、ソー
ス・ドレイン部近傍のＬＯＣＯＳ膜１２の膜厚減少およ
びサイドウォール１８の高さが低下する形でのサイドウ
ォール１８上部の膜厚減少はほとんどないため、ゲート
電極のコンタクトホール部２における抵抗増加、ＬＯＣ
ＯＳ膜１２部での電極配線３１、３２と半導体基板１１
間の容量増加およびゲート電極５と電極配線３１、３２
の耐圧低下がない。
する半導体装置の製造方法においては、ゲート電極のコ
ンタクトホール部２でのゲート電極５の膜厚減少、ソー
ス・ドレイン部近傍のＬＯＣＯＳ膜１２の膜厚減少およ
びサイドウォール１８の高さが低下する形でのサイドウ
ォール１８上部の膜厚減少はほとんどないため、ゲート
電極のコンタクトホール部２における抵抗増加、ＬＯＣ
ＯＳ膜１２部での電極配線３１、３２と半導体基板１１
間の容量増加およびゲート電極５と電極配線３１、３２
の耐圧低下がない。
【００２６】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では深いコンタクトホールとなるＭＯＳ
トランジスタ部１のソース・ドレインのコンタクトホー
ル形成に、自己整合コンタクトによる構造を採って説明
したが、深いコンタクトホールが自己整合コンタクトに
よる構造を採らない場合にも、本発明が適応できること
は明白である。また、ゲート電極としてポリシリコン膜
とＷＳｉ2 とによるポリサイド電極構造で説明したが、
他のポリサイド電極、高融点金属電極、ポリシリコン電
極等でもよい。
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では深いコンタクトホールとなるＭＯＳ
トランジスタ部１のソース・ドレインのコンタクトホー
ル形成に、自己整合コンタクトによる構造を採って説明
したが、深いコンタクトホールが自己整合コンタクトに
よる構造を採らない場合にも、本発明が適応できること
は明白である。また、ゲート電極としてポリシリコン膜
とＷＳｉ2 とによるポリサイド電極構造で説明したが、
他のポリサイド電極、高融点金属電極、ポリシリコン電
極等でもよい。
【００２７】更に、エッチングストッパ層とするエッチ
ングストッパ膜にＳｉＮ膜を用いたが、Ａｌ2 Ｏ3 膜や
ＳｉＯＮ膜等でもよい。また、電極配線として高温Ａｌ
合金スパッタ法によるＡｌ合金膜を用いて説明したが、
バリア膜と高融点金属膜とを用いた埋め込みプラグによ
る電極と、Ａｌ合金膜や高融点金属膜による配線とから
成る電極配線であってもよい。その他、本発明の技術的
思想の範囲内で、プロセス装置やプロセス条件は適宜変
更が可能である。
ングストッパ膜にＳｉＮ膜を用いたが、Ａｌ2 Ｏ3 膜や
ＳｉＯＮ膜等でもよい。また、電極配線として高温Ａｌ
合金スパッタ法によるＡｌ合金膜を用いて説明したが、
バリア膜と高融点金属膜とを用いた埋め込みプラグによ
る電極と、Ａｌ合金膜や高融点金属膜による配線とから
成る電極配線であってもよい。その他、本発明の技術的
思想の範囲内で、プロセス装置やプロセス条件は適宜変
更が可能である。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、深さの異なるコンタクトホ
ールを同時に形成する際、深いコンタクトホール部の層
間絶縁膜下には薄いエッチングストッパ層を形成し、浅
いコンタクトホール部の層間絶縁膜下には厚いエッチン
グストッパ層を形成した構成をとってコンタクトホール
を形成するため、特性劣化のない半導体装置の作製が可
能となる。
の半導体装置の製造方法は、深さの異なるコンタクトホ
ールを同時に形成する際、深いコンタクトホール部の層
間絶縁膜下には薄いエッチングストッパ層を形成し、浅
いコンタクトホール部の層間絶縁膜下には厚いエッチン
グストッパ層を形成した構成をとってコンタクトホール
を形成するため、特性劣化のない半導体装置の作製が可
能となる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、半導体装置の概略断面図で、（ａ）はエッ
チングストッパ層とする第１のＳｉＮ膜を堆積した状
態、（ｂ）は第１のＳｉＮ膜をパターニングした状態、
（ｃ）はエッチングストッパ層とする第２のＳｉＮ膜を
形成し、層間絶縁膜を堆積し、熱処理を行って層間絶縁
膜をリフローさせた状態である。
に説明する、半導体装置の概略断面図で、（ａ）はエッ
チングストッパ層とする第１のＳｉＮ膜を堆積した状
態、（ｂ）は第１のＳｉＮ膜をパターニングした状態、
（ｃ）はエッチングストッパ層とする第２のＳｉＮ膜を
形成し、層間絶縁膜を堆積し、熱処理を行って層間絶縁
膜をリフローさせた状態である。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、半導体装置の概略断面図で、（ｄ）はコン
タクトホールの開口を形成した状態、（ｅ）は電極配線
を形成した状態である。
に説明する、半導体装置の概略断面図で、（ｄ）はコン
タクトホールの開口を形成した状態、（ｅ）は電極配線
を形成した状態である。
【図３】従来の製造方法の工程の前半を工程順に説明す
る、半導体装置の概略断面図で、（ａ）はエッチングス
トッパ層とするＳｉＮ膜を堆積した状態、（ｂ）は層間
絶縁膜を堆積し、熱処理を行って層間絶縁膜をリフロー
させた状態、（ｃ）はコンタクトホールの開口を形成し
た状態である。
る、半導体装置の概略断面図で、（ａ）はエッチングス
トッパ層とするＳｉＮ膜を堆積した状態、（ｂ）は層間
絶縁膜を堆積し、熱処理を行って層間絶縁膜をリフロー
させた状態、（ｃ）はコンタクトホールの開口を形成し
た状態である。
【図４】従来の製造方法の工程の後半を説明する、半導
体装置の概略断面図で、（ｄ）は電極配線を形成した状
態である。
体装置の概略断面図で、（ｄ）は電極配線を形成した状
態である。
１…ＭＯＳトランジスタ部、２…ゲート電極のコンタク
トホール部、３…ゲート電極部、４…ソース・ドレイン
部、５…ゲート電極、１１…半導体基板、１２…ＬＯＣ
ＯＳ膜、１３…ゲート酸化膜、１４…ポリシリコン膜、
１５…ＷＳｉ2膜、１６…ＣＶＤ酸化膜、１７…ＬＤＤ
層、１８…サイドウォール、１９…熱酸化膜、２０…ソ
ース・ドレイン層、２１…ＳｉＮ膜、２２…層間絶縁
膜、２３，５２…フォトレジスト、２４，２５，２６…
開口、２７，２８，２９…開口、３０，３１，３２…電
極配線、５１…第１のＳｉＮ膜、５３，５４…開口、５
５，５６…開口、５７…第２のＳｉＮ膜
トホール部、３…ゲート電極部、４…ソース・ドレイン
部、５…ゲート電極、１１…半導体基板、１２…ＬＯＣ
ＯＳ膜、１３…ゲート酸化膜、１４…ポリシリコン膜、
１５…ＷＳｉ2膜、１６…ＣＶＤ酸化膜、１７…ＬＤＤ
層、１８…サイドウォール、１９…熱酸化膜、２０…ソ
ース・ドレイン層、２１…ＳｉＮ膜、２２…層間絶縁
膜、２３，５２…フォトレジスト、２４，２５，２６…
開口、２７，２８，２９…開口、３０，３１，３２…電
極配線、５１…第１のＳｉＮ膜、５３，５４…開口、５
５，５６…開口、５７…第２のＳｉＮ膜
Claims (2)
- 【請求項１】 深さの異なるコンタクトホールを同時に
形成する工程を有する半導体装置の製造方法において、 コンタクトホール形成時のエッチングストッパ層とする
第１のエッチングストッパ膜を堆積する工程と、 前記第１のエッチングストッパ膜をパターニングして、
深いコンタクトホール形成部の前記第１のエッチングス
トッパ膜を除去する工程と、 第２のエッチングストッパ膜を堆積する工程と、 層間絶縁膜を堆積する工程と、 コンタクトホールを形成するためのエッチング工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記深いコンタクトホール形成部が自己
整合コンタクト構成を採る際には、前記自己整合コンタ
クトのコンタクトホール部における前記第１のエッチン
グストッパ膜の除去領域は、前記自己整合コンタクトの
コンタクト部領域に略等しいことを特徴とする、請求項
１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950196A JPH1022233A (ja) | 1996-06-28 | 1996-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950196A JPH1022233A (ja) | 1996-06-28 | 1996-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022233A true JPH1022233A (ja) | 1998-01-23 |
Family
ID=15887696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16950196A Pending JPH1022233A (ja) | 1996-06-28 | 1996-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6165878A (en) * | 1998-08-07 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
-
1996
- 1996-06-28 JP JP16950196A patent/JPH1022233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6165878A (en) * | 1998-08-07 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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