DE4426364B4 - Halbleiterbauelement mit einem selbstjustiertangeordneten Kontakt und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement mit einem selbstjustiertangeordneten Kontakt und Verfahren zu seiner Herstellung Download PDF

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Abstract

Halbleiterbauelement mit
a) einer auf einem Halbleitersubstrat (1) angeordneten Gateelektrode (3),
b) in dem Substrat (1) gebildeten und voneinander durch die Gateelektrode beabstandeten, aktiven Gebieten (20),
c) einem an den Seitenwänden der Gateelektrode gebildeten, ersten Abstandshalter (5) und
d) über der Gateelektrode und den aktiven Gebieten (20) angeordneten Bitleitungen (10),
gekennzeichnet durch
e) einen an den Seitenwänden der Bitleitungen (10) gebildeten, zweiten Abstandshalter (12),
f) einen auf einem aktiven Gebiet (20) gebildeten Kontakt,
g) eine zwischen den Bitleitungen (10) gebildete und über den Kontakt mit einem aktiven Gebiet verbundene erste Anschlußelektrode (13'),
h) einen über einer Bitleitung (10) gebildeten Bitleitungskontakt und
i) eine zweite (15) und eine dritte Anschlußelektrode (15'), die auf einer Bitleitung gebildet sind, wobei die zweite Anschlußelektrode über den Bitleitungskontakt mit einer Bitleitung und die dritte Anschlußelektrode ebenfalls über den Bitleitungskontakt mit der ersten Anschlußelektrode (13') verbunden...

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 mit einem selbstjustiert angeordneten Kontakt sowie auf ein Verfahren zu seiner Herstellung.
  • Um den Integrationsgrad von Halbleiterspeicherbauelementen zu erhöhen, bekommt allgemein gesprochen Forschungsarbeit auf Gebieten wie Lithographie, Zellenstruktur, neue Verdrahtungsmaterialien und physikalische Eigenschaften isolierender Filme zunehmende Bedeutung. Speziell bei Erhöhung des Integrationsgrades für DRAM-Bauelemente von 4Mbit auf 256Mbit wird es erforderlich, die Abmessung von Kontaktbereichen zusammen mit der Zellenflächenreduktion zu verringern. Auch wenn Kontakte nur noch mit einer minimalen Strukturabmessung gebildet werden, tritt häufig die unbeabsichtigte Freilegung einer peripheren Struktur, z.B. einer Gateelektrode oder einer Bitleitung, aufgrund einer Maskenfehljustierung auf. Dadurch kann es zu elektrischen Kurschlüssen zwischen Gateelektroden und Bitleitungen, zwischen Bitleitungen und Speicherknoten oder zwischen Gateelektroden und Speicherknoten kommen, was sich beträchtlich nachteilig auf die Zuverlässigkeit von Speicherbauelementen auswirkt.
  • Es wurden bereits vielfach Verfahren zur Erzeugung zuverlässiger, feinstrukturierter Kontaktlöcher entwickelt, bei denen eine solche Freilegung einer peripheren Struktur aufgrund ei ner Maskenfehljustierung vermieden wird. Zu diesen gehört auch ein Verfahren zur Erzeugung selbstjustierter Kontaktlöcher. Das Verfahren zur Erzeugung eines solchen selbstjustierten Kontaktloches ist ein solches, bei dem letzteres unter Verwendung des Stufenunterschieds einer peripheren Struktur gebildet wird. Da Kontaktlöcher in verschiedenen Abmessungen ohne Verwendung einer Maske in Abhängigkeit von der Höhe der peripheren Strukturen, der Dicke des Isolationsmaterials an der Stelle, an der das Kontaktloch zu bilden ist und des Ätzverfahrens erhalten werden, ist das obige Verfahren zur Realisierung hochintegrierter Halbleiterspeicherbauelemente geeignet.
  • Ein Verfahren zur Herstellung eines Halbleiterbauelementes nach dem Oberbegriff des Anspruchs 1 unter Verwendung selbstjustiert angeordneter Kontakte ist in der Offenlegungsschrift DE 39 10 033 A1 offenbart und wird nachfolgend unter Bezugnahme auf die 1, 2 und 3 erläutert.
  • Bezugnehmend auf 1 wird auf einem Halbleitersubstrat (1) mit einem darauf gebildeten Feldoxidfilm (2) ein (nicht gezeigter) Gateoxidfilm erzeugt, wonach auf dem Gateoxidfilm nacheinander polykristallines Silizium und ein Isolationsmaterial abgeschieden werden. Die Schicht aus dem Isolationsmaterial und die polykristalline Siliziumschicht werden dann durch einen Lithographieprozeß strukturiert, wodurch Gateelektroden (3) entstehen, die von einer Isolationsschicht (4) bedeckt sind. Anschließend wird auf die resultierende Struktur mit den Gateelektroden (3) ein Oxid aufgebracht. Das Oxid wird anisotrop geätzt, um einen Abstandshalter (5) an den Seitenwänden der Gateelektroden (3) und der Isolationsschicht (4) zu erzeugen. Dann werden Störstellenionen über die gesamte Oberfläche der resultierenden Struktur mit dem Abstandshalter (5) implantiert, wodurch aktive Gebiete (20) im Substrat (1) entstehen, die als Source- bzw. Draingebiete fungieren. Während des anisotropen Ätzprozesses zur Erzeugung des Abstandshalters (5) wird hierbei auch der Gateoxidfilm auf der Oberfläche des Substrats (1) geätzt, wodurch (nicht gezeigte) Kontaktlöcher entstehen, die zu dem Abstandshalter (5) selbstjustiert sind. Auf die mit den selbstjustierten Kontaktlöchern versehene, resultierende Struktur wird anschließend störstellendotiertes polykristallines Silizium aufgebracht und durch einen Lithographieprozeß strukturiert, so daß Anschlußelektroden (22) entstehen, die über den jeweiligen selbstjustierten Kontakten mit einem aktiven Gebiet (20) verbunden sind.
  • Bezugnehmend auf 2 wird auf die mit den Anschlußelektroden (22) versehene, resultierende Struktur ein Isolationsmaterial, z.B. Borphosphorsilikatglas (BPSG), aufgebracht und bei einer hohen Temperatur aufgeschmolzen, so daß eine erste Planarisierungsschicht (24) entsteht. Die erste Planarisierungsschicht (24) wird dann durch einen Lithographieprozeß selektiv geätzt, um Bitleitungskontaktlöcher (26) zur Freilegung einer jeweiligen Anschlußelektrode (22) zu erzeugen. Auf die mit den Bitleitungskontaktlöchern (26) versehene, resultierende Struktur wird daraufhin ein leitfähiges Material aufgebracht und durch einen Lithographieprozeß strukturiert, wodurch über die Bitleitungskontaktlöcher (26) mit einer jeweiligen Anschlußelektrode (22) verbundene Bitleitungen (28) erzeugt werden. Die Anschlußelektrode (22) schützt hierbei vor der Generierung von Kurzschlüssen zwischen den Gateelektroden (3) und der zugehörigen Bitleitung (28) während der Bildung des jeweiligen Bitleitungskontaktes (26).
  • Bezugnehmend auf 3 wird auf der mit den Bitleitungen (28) versehenen, resultierenden Struktur ein isolierendes Material, z.B. BPSG, abgeschieden und aufgeschmolzen, um eine (nicht gezeigte) zweite Planarisierungsschicht zu erzeugen. Daraufhin werden die zweite und die erste Planarisierungsschicht selektiv durch einen Lithographieprozeß geätzt, wodurch Speicherknotenkontaktlöcher (30) zur Freilegung der Anschlußelektroden (22) entstehen. Auf die mit den Speicherknotenkontaktlöchern (30) versehene, resultierende Struktur wird dann störstellendotiertes polykristallines Silizium aufgebracht und durch einen Lithographieprozeß strukturiert, um Kondensatorspeicherknoten (32) auszubilden, die jeweils mit einer Anschlußelektrode (22) über einen Speicherknotenkontakt (30) verbunden sind. Die Anschlußelektroden (22) schützen hierbei jeweils gegen die Generierung von Kurzschlüssen zwischen den Gäteelektroden (3) und den Speicherknoten (32) während der Erzeugung der Speicherknotenkontakte (30).
  • In den 4A und 4B sind eine Draufsicht bzw. eine perspektivische Ansicht des nach dem üblichen Verfahren, wie es unter Bezugnahme auf die 1, 2 und 3 beschrieben wurde, hergestellten Halbleiterbauelementes wiedergegeben.
  • Bezugnehmend auf die 4A und 4B ist zu erkennen, daß bei dem herkömmlichen Verfahren der Abstandskalter (5) an den Seitenwänden der auf dem Halbleitersubstrat angebrachten Gateelektroden (3) gebildet ist und daß die jeweilige Anschlußelektrode (22) mit dem zugehörigen, durch den Abstandskalter (5) selbstjustiert gebildeten (nicht gezeigten) Kontakt verbünden ist. Da die ein aktives Gebiet (A) umgebende Anschlußelektrode (22) mit enger Abmessung in einen geringfügig langgestreckten Kreis strukturiert ist, wie in 4A gezeigt, ist die zwischen dem aktiven Gebiet (A) und der Anschlußelektrode (22) bestehende Überlappungstoleranz (O) nicht ausreichend. Wenngleich diese Überlappungstoleranz mit dem Abstand zwischen den Gateelektroden (3) zusammenhängt, ist sie doch vor allem von der Abmessung, des Feldoxidfilms (2) abhängig. Da es aber schwierig ist, die Abmessung des Feldoxidfilms in DRAMs jenseits einer 64Mbit-Kapazität zu erhöhen, läßt sich eine Beschädigung des aktiven Gebietes bei der Erzeugung der Anschlußelektrode (22) nicht in effektiver Weise verhindern.
  • Da die Isolationsschicht und der die Gateelektroden umgebe Abstandskalter sowie der Feldoxidfilm während der Erzeugung der Anschlußelektroden als Ätzsperrschichten verwendet werden, kann bei dem oben beschriebenen, herkömmlichen Verfahren das Substrat im aktiven Gebiet in dem Fall beschädigt werden, in welchem die Abmessung des Feldoxidfilms gering oder die Anschlußelektrode fehljustiert ist. In DRAMs jenseits einer Kapazität von 64Mbit gelangen die gegenüberliegenden schnabelförmigen Ränder („bird's beak") des Feldoxidfilms während des Oxidationsschritts zur Feldoxidfilmerzeugung miteinander in Verbindung, so daß ein Durchgriff auftritt. Es ist daher schwierig, die Abmessung des aktiven Gebietes in der gewünschten Weise zu verringern und die Abmessung des Feldoxidfilms wie gewünscht zu erhöhen. Es ist daher nur schwer möglich, eine Schädigung des aktiven Gebietes bei der Erzeugung der Anschlußelektrode in effektiver Weise zu verhindern. Da außerdem die Bitleitung bezüglich des Bitleitungskontaktes nur dann justiert werden kann, wenn der Bitleitungskontakt präzise zwischen der Gateelektrode und dem aktiven Gebiet ausgerichtet ist, ist die Justierungstoleranz des Bitleitungskontaktes unabhängig von der Abmessung der Anschlußelektrode. Die Anschlußelektrode kann demzufolge nicht dazu beitragen, eine ausreichende Fehljustierungstoleranz für den Bitleitungskontakt sicherzustellen. Zudem sollte der Speicherknotenkontakt, da dieser zwischen der Bitleitung und der Gateelektrode ausgerichtet ist, zur Verhinderung eines Kurzschlusses zwischen dem Speicherknoten und der Bitleitung unter Beachtung einer Justierungstoleranz (Bezugszeichen „M" in 3) bezüglich der Bitleitung erzeugt werden. Deshalb kann die Anschlußelektrode auch nicht zur Sicherstellung einer ausreichenden Fehljustierungstoleranz für den Speicherknotenkontakt beitragen.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelementes mit selbstjustierten Kontakten, das einen hohen Schutz vor der oben erwähnten Gefahr von Kurzschlüssen bietet und folglich eine hohe Zuverlässigkeit besitzt, sowie ein zu dessen Herstellung geeignetes Verfahren zugrunde.
  • Dieses Problem wird durch ein Halbleiterbauelement mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren mit den Merkmalen des Patentanspruchs 5 gelöst. Dabei ist vorgesehen, nach Erzeugung des Bitleitungskontaktlochs über der Bitleitung die zweite Anschlußelektrode, welche die Bitleitung mit dem aktiven Gebiet kontaktiert, sowie die dritte Anschlußelektrode, die als Anschlußstelle für die Bildung eines Speicherknotenkontaktes verwendet wird, gleichzeitig zu erzeugen. Die Fehljustierungstoleranz für den Bitleitungskontakt ist auf diese Weise unabhängig von der Bitleitung. Da die dritte Anschlußelektrode, welche als Anschluß bei der Erzeugung des Speicherknotenkontaktes dient, auf der Bitleitung erzeugt wird, ist zudem die Fehljustierungstoleranz für den Speicherknotenkontakt unabhängig von der Bitleitung. Demgemäß kann die Fehljustierungstoleranz für den Speicherknotenkontakt maximiert werden.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Bevorzugte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben beschriebene herkömmliche Herstellungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1, 2 und 3 Querschnitte zur Veranschaulichung eines herkömmlichen Verfahrens zur Erzeugung von Kontakten in einem Halbleiterbauelement,
  • 4A und 4B eine Draufsicht bzw. eine perspektivische Ansicht eines nach dem herkömmlichen Verfahren herstellten Halbleiterbauelementes,
  • 5A und 5B eine Draufsicht bzw. eine perspektivische Ansicht eines erfindungsgemäß herstellten Halbleiterbauelementes,
  • 6A und 6B Draufsichten auf ein erfindungsgemäß herstelltes Halbleiterbauelement,
  • 7A bis 7D bis zu 16A bis 16D Querschnitte entlang unterschiedlicher Schnittlinien und in unterschiedlichen Herstellungsstufen zur Veranschaulichung eines erfindungsgemäßen Verfahrensbeispiels zur Herstellung eines Halbleiterbauelementes und
  • 17A bis 17D, 18A bis 18D und 19A bis 19D Querschnitte entlang unterschiedlicher Schnittlinien und in unterschiedlichen Herstellungsstufen zur Veranschaulichung eines weiteren erfindungsgemäßen Verfahrensbeispiels zur Herstellung eines Halbleiterbauelementes.
  • Die Erfindung wird nachfolgend genauer unter Bezugnahme auf die diesbezüglichen Figuren erläutert.
    •
  • Bezugnehmend auf die 5A und 5B, die mit den entsprechenden Ansichten der 4A und 4B zu vergleichen sind, ist erfindungsgemäß an den Seitenwänden einer auf einem Halbleitersubstrat gebildeten Gateelektrode (3) ein erster Abstandshalter (5) angeordnet, Bitleitungen (10) sind über der Gateelektrode (3) gebildet, und an den Seitenwänden der Bitleitung (10) ist ein zweiter Abstandshalter (12) angeordnet. Sobald der zweite Abstandshalter (12) angebracht ist, wird eine erste Aschlußelektrode (13'), die über einen nicht gezeigten, selbstjustiert zu einem aktiven Gebiet (A) angeordneten Kontakt mit dem aktiven Gebiet (A) verbunden ist, zwischen den Bitleitungen (10) erzeugt. Erfindungsgemäß wird durch die Bitleitungen (10) und den zweiten Abstandshalter (12) an deren Seitenwänden sowie durch die Gateelektrode (3) und den ersten Abstandshalter (5) an deren Seitenwänden ein Teil des aktiven Gebietes (A) freibleibend festgelegt. Die Bitleitungen (10) und die Gateelektrode (3) werden außerdem bei der Erzeugung der ersten Anschlußelektrode (13') als Ätzsperrschicht verwendet. Auf diese Weise kann eine Beschädigung des aktiven Bereiches (A) in effektiver Weise verhindert werden. Da die erste Anschlußelektrode (13') nach der Bitleitung (10) aufgebracht wird, läßt sich überdies in ausreichender Weise ein Überlappungsspielraum (0), der zwischen der ersten Anschlußelektrode (13') und dem aktiven Gebiet (A) vorliegt, sicherstellen.
  • 6A und 6B zeigen Draufsichten auf ein erfindungsgemäß herstelltes Halbleiterbauelement. Dabei markieren die Bezugszeichen (A) ein aktives Gebiet, (3) eine Gateelektrode, (10) ein Bitleitung, (13') eine erste Anschlußelektrode, (15) eine zweite Anschlußelektrode, (15') eine dritte Anschlußelektrode und (H) einen Bitleitungskontakt. Wie in den 6A und 6B dargestellt, werden bei der Erfindung nach Bildung der Bitleitung (10) ein nicht gezeigter Kontakt auf einem aktiven Gebiet (A) sowie eine erste Anschlußelektrode (13') erzeugt, die über den zwischen den Bitleitungen (10) gebildeten Kontakt mit dem aktiven Gebiet (A) verbunden ist. Nach Erzeugung des Bitleitungskontaktloches (H) auf der Bitleitung (10) werden gleichzeitig die über den Bitleitungskontakt (H) mit der Bitleitung (10) verbundene zweite Anschlußelektrode (15) und die ebenfalls über den Bitleitungskontakt (H) mit der ersten Anschlußelektrode (13') verbundene dritte Anschlußelektrode (15') gebildet. Die Bitleitung (10) ist folglich über die erste Anschlußelektrode (13') und die zweite Anschlußelektrode (15) mit dem aktiven Gebiet (A) verbunden. Dabei dient die erste Anschlußelektrode (13') während der Bildung des Bitleitungskontaktloches (H) als Ätzsperrschicht, um die Freilegung eines unter der Anschlußelektrode liegenden Teils der Ga teelektrode (3) zu verhindern. Deshalb hängt die Fehljustierungstoleranz für den Bitleitungskontakt (H) nicht von der Bitleitung (10), sondern von der ersten Anschlußelektrode (13) ab, so daß die Justierungstoleranz für den Bitleitungskontakt (H) maximiert werden kann.
  • Anhand der 7A bis 7D bis einschließlich 16A bis 16D wird nachfolgend ein erfindungsgemäßes Verfahrensbeispiel zur Herstellung eines Halbleiterbauelementes erläutert, wobei die jeweiligen Figurenteile „A", „B" und „C" Querschnitte durch einen Speicherzellenbereich des Halbleiterbauelementes entlang der Linien a-a', b-b' bzw. c-c' in 6A und jeder Figurenteil „D" ein Querschnitt aus einem peripheren Schaltkreisbereich in dem Halbleiterbauelement wiedergibt.
  • 7A bis 7D veranschaulichen einen Schritt zur Erzeugung von Gateelektroden (3), eines ersten Isolationsfilms (5') und eines Gate-Abstandshalters (5a). Hierzu wird auf einem Halbleitersubstrat (1), auf dem ein Feldoxidfilm (2) gebildet ist, ein nicht gezeigter Gateoxidfilm abgeschieden, wonach aufeinanderfolgend auf den Gateoxidfilm polykristallines Silizium und ein Oxid aufgebracht werden. Das Oxid und das polykristalline Silizium werden dann durch einen Lithographieprozeß strukturiert, wodurch die Gateelektroden (3) entstehen, deren Oberseite durch eine Oxiddeckschicht (4) isoliert ist. Anschließend wird auf die mit den Gateelektroden (3) versehene, resultierende Struktur ein Isolationsmaterial, z.B. ein Oxid, in einer Dicke von 30nm bis 200nm aufgebracht, wodurch der erste Isolationsfilm (5') entsteht. Als nächstes wird auf den ersten Isolationsfilm (5') ein isolierendes Material, z.B. ein Nitrid wie Siliziumnitrid (Si3N4) , in einer Dicke von 10nm bis 30nm aufgebracht, um eine Ätzsperrschicht (6) zu bilden. Dann wird ein erstes Fotoresistmuster (7) nur auf dem Speicherzellenbereich erzeugt, indem eine Maske, die einen peripheren Schaltkreisbereich auf der mit der Ätzsperrschicht (6) versehenen, resultierenden Struktur öffnet, verwendet wird, so daß der periphere Schaltkreisbereich freige legt wird. Dann werden die Ätzsperrschicht (6) und der erste Isolationsfilm (5') im peripheren Schaltkreisbereich unter Verwendung des ersten Fotoresistmusters (7) als Ätzmaske anisotrop geätzt, wodurch der Gate-Abstandshalter (5a) an den Seitenwänden der Gateelektroden (3) im peripheren Schaltkreisbereich entsteht.
  • 8A bis 8D veranschaulichen einen Schritt zur Bildung einer stufenunterschiedkontrollierenden Schicht (8). Nach Entfernen des ersten Fotoresistmusters (7) werden auf die gesamte Oberfläche der resultierenden Struktur Störstellenionen zur Erzeugung von Source- und Draingebieten von Transistoren implantiert, wodurch aktive Gebiete (20) im Substrat (1) entstehen, die voneinander durch eine jeweilige Gateelektrode (3) beabstandet sind. Anschließend wird auf der mit den aktiven Gebieten (20) versehenen, resultierenden Struktur ein Isolationsmaterial, z.B. ein Hochtemperaturoxid, abgeschieden, wodurch die stufenunterschiedkontrollierende Schicht (8) zur Steuerung des Stufenunterschieds zwischen dem peripheren Schaltkreisbereich und dem Speicherzellenbereich entsteht.
  • 9A bis 9D veranschaulichen einen Schritt zur Bildung einer leitfähigen Schicht (10') und einer Bitleitungsdeckschicht (11). Hierzu wird ein nicht gezeigtes, zweites Fotoresistmuster nur auf dem peripheren Schaltkreisbereich durch Anwenden einer Maske, welche nur den Speicherzellenbereich der mit der stufenunterschiedkontrollierenden Schicht (8) versehenen, resultierenden Struktur freilegt, gebildet, um den Speicherzellenbereich zu öffnen. Anschließend wird die stufenunterschiedkontrollierende Schicht im Speicherzellenbereich unter Verwendung des zweiten Fotoresistmusters als Ätzmaske durch einen Naßätzprozeß entfernt, um die stufenunterschiedkontrollierende Schicht (8) nur im peripheren Schaltkreisbereich zu belassen. Hierbei verhindert die Ätzsperrschicht (6) das Ätzen des darunterliegenden ersten Isolationsfilms (5'), um eine Freilegung der Gateelektroden während des Naßätzprozesses zur Entfernung der stufenunterschiedkon trollierenden Schicht im Speicherzellenbereich zu unterbinden. Nach Entfernen des zweiten Fotoresistmusters wird dann die in dem Speicherzellenbereich vorliegende Ätzsperrschicht (6) unter Verwendung der im peripheren Schaltkreisbereich verbleibenden, stufenunterschiedkontrollierenden Schicht als Ätzmaske durch einen Naßätzprozeß beseitigt. Anschließend werden nacheinander auf die resultierende Struktur zur Bildung einer leitfähigen Schicht (10') ein leitfähiges Materia1, z.B. störstellendotiertes polykristallines Silizium, und ein Metallsilizid aufgebracht. Dann wird ein Isolationsmaterial, z.B. ein Oxid, auf der leitfähigen Schicht (10') in einer Dicke von 30nm bis 500nm zur Bildung der bitleitungsabdeckenden Schicht (11) abgeschieden.
  • 10A bis 10D veranschaulichen einen Schritt zur Bildung von Bitleitungen (10) und eines zweiten Isolationsfilms (12'). Hierzu werden die Bitleitungsdeckschicht (11) und die leitfähige Schicht (10') durch Anwenden einer Maske zur Bitleitungserzeugung auf die mit der Bitleitungsdeckschicht (11) versehene, resultierende Struktur strukturiert. Dadurch entstehen die Bitleitungen (10), deren Oberseite durch die gebildete Bitleitungsdeckschicht (11) isoliert ist. Die Bitleitungsdeckschicht (11) dient hierbei der Isolierung der Bitleitungen (10) sowie einer zweiten Anschlußelektrode, die in einem nachfolgenden Prozeß gebildet wird. Daraufhin wird ein Isolationsmaterial, z.B. ein Oxid, auf die mit den Bitleitungen (10) versehene, resultierende Struktur in einer Dicke von 30nm bis 300nm zur Bildung des zweiten Isolationsfilms (12') abgeschieden. Dabei wird als Material für den zweiten Isolationsfilm (12') ein solches verwendet, das bezüglich irgendeines anisotropen Ätzprozesses dieselbe oder eine ähnlich große Ätzrate aufweist wie das den ersten Isolationsfilm (5') bildende Material. Im vorliegenden Beispiel wird speziell ein Oxidfilm sowohl für den ersten (5') als auch für den zweiten Isolationsfilm (12') verwendet.
  • 11A bis 11D veranschaulichen einen Schritt zur Erzeugung eines zweiten Abstandshalters (12), von Kontaktlöchern (h) und ersten Anschlußelektroden (13). Dazu wird der zweite Isolationsfilm (12') anisotrop geätzt, wodurch der zweite Abstandshalter (12) entsteht, der aus dem zweiten Isolationsfilm an den Seitenwänden der Bitleitungen (10) besteht. Gleichzeitig wird während des obigen anisotropen Ätzprozesses der unterhalb der Bitleitungen (10) gelegene erste Isolationsfilm (5') ebenfalls geätzt, wodurch der erste Abstandshalter (5) entsteht, der aus dem ersten Isolationsfilm an den Seitenwänden der im Speicherzellenbereich gebildeten Gateelektroden (3) besteht. Zudem wird während des obigen anisotropen Ätzprozesses der Gateoxidfilm auf den im Speicherzellenbereich gebildeten, aktiven Gebieten (20) geätzt, wodurch die Kontaktlöcher (h) entstehen, die einen Teil jedes aktiven Gebietes (20) im Speicherzellenbereich in selbstjustierter Weise freilegen. Auf der resultierenden Struktur mit den Kontaktlöchern (h) wird anschließend ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium, in einer Dicke von 20nm bis 1000nm abgeschieden, um die ersten Anschlußelektroden (13) zu erzeugen. Jede erste Anschlußelektrode (13) ist über einen zugehörigen Kontakt (h) mit dem jeweiligen aktiven Gebiet (20) im Speicherzellenbereich verbunden. Wenn hierbei die ersten Anschlußelektroden (13) in einer Dicke gebildet werden, die dem Abstand zwischen Bitleitungen (10) entspricht, werden die zwischen den Bitleitungen (10) vorliegenden Zwischenräume mit den ersten Anschlußelektroden (13) gefüllt, so daß eine Grenzfläche derselben in einem gewissen Maß planarisiert wird. Wenn beispielsweise der Abstand zwischen Bitleitungen (10) 0,4μm beträgt und das für die ersten Anschlußelektroden (13) verwendete, störstellendotierte polykristalline Silizium in einer Dicke von über 0,2μm abgeschieden wird, werden die Zwischenräume zwischen den Bitleitungen (10) gefüllt (siehe 11B).
  • 12A bis 12D veranschaulichen einen Schritt zum Zurückätzen der ersten Anschlußelektroden (13) unter Verwendung der Bitleitungsdeckschicht (11) als Ätzendpunkt. Wenn dabei die ersten Anschlußelektroden überätzt werden, werden diese an den Stellen, an denen der Stufenunterschied im peripheren Schaltkreisbereich hoch ist, vollständig beseitigt. Im Speicherzellenbereich wird die Bitleitungsdeckschicht freigelegt, und der Stufenunterschied zwischen Gateelektroden (3) und Bitleitungen (10) wirkt sich noch zwischen den Bitleitungen (10) aus, so daß dort ein Rest der ersten Anschlußelektroden (13') verbleibt (siehe 12B). Der Grad der obigen Überätzung sollte hierbei geringer sein als die Höhe der Bitleitungen (10), da die ersten Anschlußelektroden (13') auch über den Gateelektroden (3) im Speicherzellenbereich (siehe 12A) verbleiben sollten. Die ersten Anschlußelektroden können folglich dergestalt überätzt werden, daß sie nicht mehr auf der Bitleitungsdeckschicht (11) sowie auf den Gateelektroden und den aktiven Gebieten im peripheren Schaltkreisbereich verbleiben, auf denen in einem späteren Prozeß Bitleitungskontakte ausgebildet werden. Die auf den Gateelektroden (3) im Speicherzellenbereich verbleibenden, ersten Anschlußelektroden (13') dienen dabei als Ätzsperrschicht, um eine Freilegung der jeweiligen darunter liegenden Gateelektrode zu verhindern, wenn in dem nachfolgenden Prozeß Bitleitungskontaktlöcher erzeugt werden.
  • 13A bis 13D veranschaulichen einen Schritt zur Erzeugung von Bitleitungskontaktlöchern (H). Hierzu wird ein nicht gezeigtes Fotoresist auf die resultierende Struktur aufgetragen und belichtet. Das Fotoresist wird dann durch Anwenden einer Maske zur Erzeugung von Bitleitungskontaktlöchern entwickelt, so daß ein drittes Fotoresistmuster (14) entsteht, das einen Bereich freilegt, in welchem die Bitleitungskontaktlöcher zu bilden sind. Anschließend werden die in dem Bereich, in welchem die Bitleitungskontaktlöcher zu bilden sind, übereinanderliegenden Schichten unter Verwendung des dritten Fotoresistmusters (14) als Ätzmaske geätzt, wodurch die Bitlei tungskontaktlöcher (H) über den Bitleitungen (10) entstehen. Im Speicherzellenbereich sind hierbei die Bitleitungskontaktlöcher (H) breit ausgelegt, so daß sie sich über eine jeweilige Bitleitung (10) hinaus erstrecken (siehe 6B). Ebenso können im Unterschied zu dem zu 1, 2 und 3 beschriebenen, herkömmlichen Verfahren die Bitleitungskontaktlöcher auch deshalb breit ausgebildet und in gerader Linie angeordnet werden, weil der Überlappungsbereich zwischen Bitleitung (10) und Bitleitungskontaktloch (H) nicht erforderlich ist. Wird folglich die Überlappung von Bitleitung und Bitleitungskontakt betrachtet, so ist die Fehljustierungstoleranz beim herkömmlichen Verfahren ungenügend, während im Gegensatz hierzu der Bitleitungskontakt bei der Erfindung so auf der Bitleitung gebildet ist, daß diese Toleranz maximiert ist.
  • 14A bis 14D veranschaulichen einen Schritt zur Bildung einer ersten leitfähigen Schicht (15a). Nach Entfernen des dritten Fotoresistmusters (14) wird für diese Bildung der ersten leitfähigen Schicht (15a) ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium, in einer Dikke von 10nm bis 500nm auf der resultierenden Struktur abgeschieden.
  • 15A bis 15D veranschaulichen einen Schritt zur Erzeugung zweiter Anschlußelektroden (15) und dritter Anschlußelektroden (15'). Hierzu wird ein Fotoresist auf die mit der ersten leitfähigen Schicht (15a) versehene, resultierende Struktur aufgetragen. Anschließend wird das Fotorestist belichtet und entwickelt, um ein viertes Fotoresistmuster (16) zu erzeugen. Danach wird unter Verwendung des vierten Fotoresistmusters (16) als Ätzmaske die erste leitfähige Schicht (15a) anisotrop geätzt, um die zweiten Anschlußelektroden (15) zu erzeugen, die jeweils über einen Bitleitungskontakt (H) mit einer Bitleitung (10) und mit einem aktiven Gebiet (20) im peripheren Schaltkreisbereich verbunden sind, wobei gleichzeitig die dritten Anschlußelektroden (15') erzeugt werden, die jeweils über eine erste Anschlußelektrode (13') mit einem ak tiven Gebiet (20) des Speicherzellenbereiches verbunden sind. Die ersten Anschlußelektroden (13') fungieren folglich als Brücke zwischen aktiven Gebieten (20) und Bitleitungen (10). Die zweiten Anschlußelektroden (15) sind so auf den Bitleitungen (10) gebildet, daß eine ausreichende Fehljustierungstoleranz für die Bitleitungskontakte (H) sichergestellt ist. Außerdem dienen die dritten Anschlußelektroden (15') als Anschlüsse zur Erzeugung von Speicherknotenkontakten zwecks Verbindung von in einem nachfolgenden Prozeß zu erzeugenden Kondensatorspeicherknoten mit den aktiven Gebieten (20). Dabei werden während des anisotropen Ätzprozesses der ersten leitfähigen Schicht (15a) auch die ersten Anschlußelektroden (13') geätzt, so daß stringerförmige Anschlußelektroden (siehe 12D), die an Stellen zurückbleiben können, wo ein beträchtlicher Stufenunterschied im peripheren Schaltkreisbereich vorliegt, während des Zurückätzprozesses der ersten Anschlußelektroden von 12 vollständig beseitigt werden.
  • 16A bis 16D veranschaulichen einen Schritt zur Bildung einer zwischenliegenden Planarisierungsschicht (17). Hierzu wird auf der resultierenden Struktur, auf welcher die zweiten (15) und dritten Anschlußelektroden (15') gebildet sind, ein Isolationsmaterial, z.B. BPSG, in einer Dicke von 350nm auf der resultierenden Struktur abgeschieden und bei einer hohen Temperatur aufgeschmolzen, wodurch die zwischenliegende Planarisierungsschicht (17) entsteht. Mit wachsender Dicke der zweiten (15) und dritten Anschlußelektroden (15') verlaufen die Anschlußelektroden zunehmend planarer, so daß dann die zwischenliegende Planarisierungsschicht (17), die durch den BPSG-Aufschmelzprozeß erzeugt wird, durch einen andersartigen Isolationsfilm ersetzt werden kann. Da dann ein Hochtemperaturprozeß, wie z.B, das BPSG-Aufschmelzen, entfällt, wird die Steigerung des Bauelementintegrationsgrades erleichtert. Anschließend wird, ohne daß dies gezeigt ist, die zwischenliegende Planarisierungsschicht (17) selektiv durch einen Lithographieprozeß geätzt, um Speicherknotenkon taktlöcher über den dritten Anschlußelektroden (15') zu erzeugen.
  • Bei dem oben beschriebenen Ausführungsbeispiel der Erfindung werden, nachdem der zweite Abstandshalter an den Seitenwänden der Bitleitungen zwecks Bildung von zu dem jeweiligen aktiven Gebiet selbstjustierten Kontakten erzeugt wurde, die ersten Anschlußelektroden, welche jeweils eine Brücke vom zugehörigen aktiven Gebiet über einen der Kontakte zu einer Bitleitung darstellen, gebildet. Nach Erzeugung der Bitleitungskontaktlöcher über den Bitleitungen werden dann gleichzeitig die zweiten und die dritten Anschlußelektroden erzeugt, die jeweils über einen Bitleitungskontakt mit einer Bitleitung bzw. einer ersten Anschlußelektrode verbunden sind. Die Fehljustierungstoleranzen der Bitleitungskontakte und der Speicherknotenkontakte hängen daher nicht von den Bitleitungen, sondern von den Abmessungen der zweiten und dritten Anschlußelektroden ab. Als Folge davon können die Fehljustierungstoleranzen der Bitleitungskontakte und der Speicherknotenkontakte maximiert werden. Da die Gateelektroden und die Bitleitungsdeckschicht während der Erzeugung der ersten Anschlußelektroden als Ätzsperrschicht verwendet werden, läßt sich eine Schädigung der aktiven Gebiete unabhängig von den Abmessungen des Feldoxidfilms verhindern. Außerdem werden diejenigen ersten Anschlußelektroden, die im peripheren Schaltkreisbereich als stringerförmige Elektroden nach dem Zurückätzprozeß der ersten Anschlußelektroden zurückbleiben können, während des anisotropen Ätzprozesses zur Erzeugung der zweiten und dritten Anschlußelektroden vollständig entfernt, so daß ein zuverlässiges Halbleiterbauelement realisiert werden kann.
  • Nachfolgend wird ein weiteres erfindungsgemäßes Verfahrensbeispiel zur Herstellung eines Halbleiterbauelementes anhand der 17A bis 17D bis zu 19A bis 19D erläutert.
  • Bezugnehmend auf die 17A bis 17D wird auf der resultierenden Struktur, welche die ersten (5) und zweiten Abstandshalter (12), die nach dem in Verbindung mit den 7 bis 10 beschriebenen Verfahren erzeugt wurden, beinhaltet, ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium, dünn aufgebracht, um erste Anschlußelektroden (13) zu erzeugen: Danach wird ein nicht gezeigtes Fotoresist auf die ersten Anschlußelektroden (13) aufgetragen, wonach durch einen Lithographieprozeß ein Fotoresistmuster (PR) lediglich im Speicherzellenbereich belassen wird.
  • Bezugnehmend auf 18A bis 18D wird das Fotoresistmuster (PR) zurückgeätzt, um ein Fotoresistmuster (PR') lediglich zwischen den Bitleitungen (10) zu belassen (siehe 18B). Dabei wird das Fotoresistmuster auf den Bitleitungen (10) entfernt, so daß die ersten Anschlußelektroden (13) darunter freigelegt werden (siehe 18C).
  • Bezugnehmend auf 19A bis 19D werden die ersten Anschlußelektroden (13) unter Verwendung des Fotoresistmusters (PR') als Ätzmaske geätzt, so daß die darunter liegende Bitleitungsdeckschicht (11) freigelegt wird (siehe 19C). Nachdem auf diese Weise die ersten Anschlußelektroden (13) nur noch zwischen den Bitleitungen (10) belassen werden (siehe 19B), werden dann dieselben Schritte ausgeführt, wie sie in Verbindung mit den 12 bis 16 beschrieben wurden.
  • Bei dem obigen zweiten erfindungsgemäßen Ausführungsbeispiel können in Fällen, in denen die Zwischenräume zwischen den Bitleitungen aufgrund der Schwierigkeit bei der Vergrößerung der Dicke der ersten Anschlußelektroden nicht mit letzteren gefüllt werden können, diese ersten Anschlußelektroden zwischen den Bitleitungen durch Füllen der Zwischenräume mit einem Material wie einem Fotoresist belassen werden. Anstelle eines Fotoresists kann ein Material verwendet werden, das bezüglich irgendeines anisotropen Ätzprozesses eine von derje nigen des Materials der ersten Anschlußelektroden verschiedene Ätzrate aufweist.
  • Da die Anschlußelektroden nach Erzeugung der Bitleitungen gebildet werden, schirmen die Gateelektroden und die Bitleitungen gemäß der oben beschriebenen Erfindung den überwiegenden Teil des Feldoxidfilms und der aktiven Gebiete ab und eliminieren auf diese Weise die Abhängigkeit der ersten Anschlußelektroden von den Abmessungen des Feldoxidfilms. Da die Gateelektroden und die Bitleitungen bei der Erzeugung der ersten Anschlußelektroden als Ätzsperrschicht verwendet werden, kann eine Beschädigung von aktiven Gebieten in effektiver Weise verhindert werden.
  • Darüber hinaus sind die zweiten Anschlußelektroden, die über die Bitleitungskontakte mit den Bitleitungen verbunden sind, sowie die dritten Anschlußelektroden, die einen Anschluß zur Erzeugung von Speicherknotenkontakten bilden und über die Bitleitungskontakte mit den ersten Anschlußelektroden verbunden sind, gleichzeitig über den Bitleitungen gebildet, so daß die Fehljustierungstoleranzen der Bitleitungskontakte und der Speicherknotenkontakte nicht von den Bitleitungen, sondern von den Abmessungen der zweiten und der dritten Anschlußelektroden abhängen. Die Justierungstoleranzen der Bitleitungskontakte sowie der Speicherknotenkontakte werden daher maximiert, so daß folglich ein zuverlässiges Halbleiterbauelement hergestellt werden kann. Es versteht sich, daß die vorstehende Beschreibung sich lediglich auf ein bevorzugtes Beispiel der Erfindung bezieht und daß der Fachmann zahlreiche Modifikationen hiervon im Umfang der Erfindung vorzunehmen vermag, wie er durch die beigefügten Ansprüche festgelegt ist.

Claims (11)

  1. Halbleiterbauelement mit a) einer auf einem Halbleitersubstrat (1) angeordneten Gateelektrode (3), b) in dem Substrat (1) gebildeten und voneinander durch die Gateelektrode beabstandeten, aktiven Gebieten (20), c) einem an den Seitenwänden der Gateelektrode gebildeten, ersten Abstandshalter (5) und d) über der Gateelektrode und den aktiven Gebieten (20) angeordneten Bitleitungen (10), gekennzeichnet durch e) einen an den Seitenwänden der Bitleitungen (10) gebildeten, zweiten Abstandshalter (12), f) einen auf einem aktiven Gebiet (20) gebildeten Kontakt, g) eine zwischen den Bitleitungen (10) gebildete und über den Kontakt mit einem aktiven Gebiet verbundene erste Anschlußelektrode (13'), h) einen über einer Bitleitung (10) gebildeten Bitleitungskontakt und i) eine zweite (15) und eine dritte Anschlußelektrode (15'), die auf einer Bitleitung gebildet sind, wobei die zweite Anschlußelektrode über den Bitleitungskontakt mit einer Bitleitung und die dritte Anschlußelektrode ebenfalls über den Bitleitungskontakt mit der ersten Anschlußelektrode (13') verbunden sind.
  2. Halbleiterbauelement nach Anspruch 1, weiter gekennzeichnet durch einen auf der dritten Anschlußelektrode (15') gebildeten Speicherknotenkontakt.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß der auf dem aktiven Gebiet (20) gebildete Kontakt durch den ersten (5) und den zweiten Abstandskalter (12) selbstjustiert angeordnet ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3 mit wenigstens einem Speicherzellenbereich und wenigstens einem peripheren Schaltkreisbereich, weiter dadurch gekennzeichnet, daß – der auf dem aktiven Gebiet (20) gebildete Kontakt auf einem aktiven Gebiet des Speicherzellenbereiches angeordnet ist, – die erste Anschlußelektrode (13') zwischen den Bitleitungen (10) sowie zwischen den Gateelektroden (3) im Speicherzellenbereich angeordnet ist, – jeweils ein Bitleitungskontakt auf einer Bitleitung (10), einem aktiven Gebiet (20) des peripheren Schaltkreisbereichs und einer Gateelektrode (3) gebildet ist und – die zweite Anschlußelektrode (15) über einen Bitleitungskontakt auch mit einem aktiven Gebiet (20) im peripheren Schaltkreisbereich sowie mit einer Gateelektrode (3) verbunden ist.
  5. Verfahren zur Herstellung eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Schritte: a) Erzeugen einer Gateelektrode (3) auf einem Halbleitersubstrat (1), b) Erzeugen aktiver Gebiete (20) im Halbleitersubstrat (1), die voneinander durch die Gateelektrode (3) beabstandet sind, c) Aufbringen eines ersten Isolationsfilms (5') auf die mit den aktiven Gebieten (20) versehene, resultierende Struktur, d) Erzeugen von Bitleitungen (10) auf dem ersten Isolationsfilm (5'), e) Aufbringen eines zweiten Isolationsfilms (12') auf den Bitleitungen (10), f) Erzeugen eines ersten Abstandshalters (5) aus dem ersten Isolationsfilm (5') an den Seitenwänden der Gateelektrode (3) und eines zweiten Abstandshalters (12) aus dem zweiten Isolationsfilm (12') an den Seitenwänden der Bitleitungen (10) und gleichzeitige Erzeugung eines selbstjustierten Kontaktloches (h) auf einem aktiven Gebiet (20), g) Abscheiden eines ersten leitfähigen Materials auf der mit dem Kontaktloch (h) versehenen, resultierenden Struktur und Ätzen des ersten leitfähigen Materials zur Erzeugung einer ersten Anschlußelektrode (13'), die mit dem aktiven Gebiet (20) zwischen den Bitleitungen (10) verbunden ist, h) Erzeugung eines Bitleitungskontaktlochs (H) auf einer Bitleitung (10) und i) Abscheiden eines zweiten leitfähigen Materials auf der mit dem Bitleitungskontaktloch (H) versehenen, resultierenden Struktur und Strukturierung des zweiten leitfähigen Materials durch einen Lithographieprozeß, um eine über den Bitleitungskontakt mit einer Bitleitung (10) verbundene, zweite Anschlußelektrode (15) sowie eine über den Bitleitungskontakt mit der ersten Anschlußelektrode (13') verbundene, dritte Anschlußelektrode (15') zu erzeugen.
  6. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, daß die Bitleitungen (10) und die Gateelektrode (3) im Schritt zur Erzeugung der ersten Anschlußelektrode (13') als Ätzsperrschicht verwendet werden.
  7. Verfahren nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, daß im Schritt zur Erzeugung des ersten (5) und des zweiten Abstandshalters (12) während der Bildung des zweiten Abstandshalters (12) an den Seitenwänden der Bitleitungen (10) durch anisotropes Ätzen des zweiten Isolationsfilms auch der erste Isolationsfilm (5') so geätzt wird, daß der erste Abstandskalter (5) an den Seitenwänden der Gateelektrode (3) entsteht.
  8. Verfahren nach einem der Ansprüche 5 bis 7, weiter dadurch gekennzeichnet, daß die Abmessung des Bitleitungskontaktlochs (H) größer ausgelegt ist als diejenige des mit der Bitleitung (10) zu verbindenden aktiven Gebietes (20).
  9. Verfahren nach einem der Ansprüche 5 bis 8, weiter dadurch gekennzeichnet, daß die Bitleitungen (10) geradlinig ausgelegt sind.
  10. Verfahren nach einem der Ansprüche 5 bis 9, weiter dadurch gekennzeichnet, daß das erste leitfähige Material in einer Dicke aufgebracht wird, die gleich dem Abstand zwischen den Bitleitungen (10) ist.
  11. Verfahren nach einem der Ansprüche 5 bis 10, weiter gekennzeichnet durch folgende Schritte nach dem Schritt zur Erzeugung der zweiten (15) und der dritten Anschlußelektrode (15'): k) Aufbringen eines dritten Isolationsfilms auf die resultierende Struktur, l) teilweises Ätzen des dritten Isolationsfilms zur Erzeugung eines Speicherknotenkontaktloches auf der dritten Anschlußlektrode (15') und m) Erzeugung eines Kondensatorspeicherknotens auf der resultierenden Struktur, der über den Speicherknotenkontakt mit der dritten Anschlußelektrode (15') verbunden ist.
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