JP2001291846A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP2001291846A JP2001291846A JP2000108500A JP2000108500A JP2001291846A JP 2001291846 A JP2001291846 A JP 2001291846A JP 2000108500 A JP2000108500 A JP 2000108500A JP 2000108500 A JP2000108500 A JP 2000108500A JP 2001291846 A JP2001291846 A JP 2001291846A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- memory device
- semiconductor memory
- bit line
- sectional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ビット線と容量下部電極とのショートを防止
する。 【解決手段】 ワード線間に、半導体基板１０１と電気
的に接続するためのプラグ領域１０６が設けられ、プラ
グ領域間の上に、第１の絶縁膜と第１の絶縁膜に対して
小さいエッチングレートを有する第２の絶縁膜とを介し
てビット線１１３が設けられ、ビット線間に、第１の絶
縁膜に対して小さいエッチングレートを有する第３の絶
縁膜を介して容量電極が設けられて、プラグ領域と接続
されている。
する。 【解決手段】 ワード線間に、半導体基板１０１と電気
的に接続するためのプラグ領域１０６が設けられ、プラ
グ領域間の上に、第１の絶縁膜と第１の絶縁膜に対して
小さいエッチングレートを有する第２の絶縁膜とを介し
てビット線１１３が設けられ、ビット線間に、第１の絶
縁膜に対して小さいエッチングレートを有する第３の絶
縁膜を介して容量電極が設けられて、プラグ領域と接続
されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に係わり、特にＤＲＡＭセルを有する半導
体記憶装置、及びその半導体記憶装置の製造方法に関す
る。
その製造方法に係わり、特にＤＲＡＭセルを有する半導
体記憶装置、及びその半導体記憶装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置に含まれるＤＲＡＭセル
の形成は、セルサイズの縮小による、フォトリソグラフ
ィー工程のミスアライメントマージンの減少により、歩
留まりの悪化が懸念される。これを防止する方法として
はＳＡＣ（Self Aligned Contact）プロセス等を使用
し、ミスアライメントマージンを確保している。しかし
ながらＳＡＣプロセスは、一連の工程数が増大する問題
が生ずる。そこで、従来のＤＲＡＭ形成工程から、ビッ
ト線にＳＡＣプロセスを用いて容量コンタクトの形成を
省いたＤＲＡＭセルの形成方法が考えられている。
の形成は、セルサイズの縮小による、フォトリソグラフ
ィー工程のミスアライメントマージンの減少により、歩
留まりの悪化が懸念される。これを防止する方法として
はＳＡＣ（Self Aligned Contact）プロセス等を使用
し、ミスアライメントマージンを確保している。しかし
ながらＳＡＣプロセスは、一連の工程数が増大する問題
が生ずる。そこで、従来のＤＲＡＭ形成工程から、ビッ
ト線にＳＡＣプロセスを用いて容量コンタクトの形成を
省いたＤＲＡＭセルの形成方法が考えられている。
【０００３】図１９〜図３５にＤＲＡＭの形成工程の一
例を示す。図１９〜図２６はゲート電極断面方向の断面
図、図２７〜図３５はビット線断面方向の断面図を示
す。まず、図１９及び図２７に示すように、半導体基板
２０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
２０２を形成する。次に半導体基板２０１上に不図示の
ゲート酸化膜を介してゲート電極２０３及びシリコン窒
化膜２０４を形成する。まず、ゲート酸化膜３ｎｍ〜１
０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングス
テンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎ
ｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積
させる。次にフォトリソグラフィー工程により、フォト
レジストをパターニングし、フォトレジストをマスクに
ドライエッチングする。フォトレジスト除去後、さら
に、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、
基板全面をエッチバックすることによってゲート電極２
０３及びシリコン窒化膜２０４を形成する。
例を示す。図１９〜図２６はゲート電極断面方向の断面
図、図２７〜図３５はビット線断面方向の断面図を示
す。まず、図１９及び図２７に示すように、半導体基板
２０１の主面上にＬＯＣＯＳ法等の選択酸化法またはＳ
ＴＩ（Shallow Trench Isolation）を用いて素子分離膜
２０２を形成する。次に半導体基板２０１上に不図示の
ゲート酸化膜を介してゲート電極２０３及びシリコン窒
化膜２０４を形成する。まず、ゲート酸化膜３ｎｍ〜１
０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タングス
テンシリサイド等のシリコン珪化物３０ｎｍ〜１００ｎ
ｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次堆積
させる。次にフォトリソグラフィー工程により、フォト
レジストをパターニングし、フォトレジストをマスクに
ドライエッチングする。フォトレジスト除去後、さら
に、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積させ、
基板全面をエッチバックすることによってゲート電極２
０３及びシリコン窒化膜２０４を形成する。
【０００４】ゲート電極形成後、図２０及び図２８に示
すように層間絶縁膜２０５およびポリシリコンプラグ２
０６を形成する。層間絶縁膜２０５は、シリコン酸化
膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ
〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化すること
によって形成する。ポリシリコンプラグ２０６は、フォ
トリソグラフィー工程により、フォトレジストをパター
ニングし、所望の領域にコンタクトを開口させた後、ド
ープドポリシリコンなどを堆積させエッチバックするこ
とによって形成する。ポリシリコンプラグ２０６を形成
後、図２１及び図２９に示すように、シリコン酸化膜２
０７を０．１〜０．２μｍ堆積させる。次に図２２及び
図３０に示すように、ビットコンタクト２０８を開口
し、ポリシリコン２０９を５０〜１５０ｎｍ、タングス
テンシリサイド２１０を０．１〜０．１５μｍ、シリコ
ン窒化膜２１１を０．１５〜０．２μｍ順次堆積させ
る。図２３及び図３１に示すように、ゲート電極２０３
と同様に、フォトリソグラフィー工程およびドライエッ
チングによってビット線２１２を形成する。
すように層間絶縁膜２０５およびポリシリコンプラグ２
０６を形成する。層間絶縁膜２０５は、シリコン酸化
膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ
〜０．６５μｍ堆積させ、ＣＭＰなどで平坦化すること
によって形成する。ポリシリコンプラグ２０６は、フォ
トリソグラフィー工程により、フォトレジストをパター
ニングし、所望の領域にコンタクトを開口させた後、ド
ープドポリシリコンなどを堆積させエッチバックするこ
とによって形成する。ポリシリコンプラグ２０６を形成
後、図２１及び図２９に示すように、シリコン酸化膜２
０７を０．１〜０．２μｍ堆積させる。次に図２２及び
図３０に示すように、ビットコンタクト２０８を開口
し、ポリシリコン２０９を５０〜１５０ｎｍ、タングス
テンシリサイド２１０を０．１〜０．１５μｍ、シリコ
ン窒化膜２１１を０．１５〜０．２μｍ順次堆積させ
る。図２３及び図３１に示すように、ゲート電極２０３
と同様に、フォトリソグラフィー工程およびドライエッ
チングによってビット線２１２を形成する。
【０００５】ビット線２１２上にシリンダキャパシタを
形成するために、まず、図２４及び図３２のようにシリ
コン酸化膜２１３を０．８〜１．２μｍ堆積させる。次
にフォトリソグラフィー工程および、ドライエッチング
により、図２５及び図３３に示すように、キャパシタを
形成する領域２１４のシリコン酸化膜を、ポリシリコン
プラグ２０６の表面が露出するまで選択的にエッチング
する。
形成するために、まず、図２４及び図３２のようにシリ
コン酸化膜２１３を０．８〜１．２μｍ堆積させる。次
にフォトリソグラフィー工程および、ドライエッチング
により、図２５及び図３３に示すように、キャパシタを
形成する領域２１４のシリコン酸化膜を、ポリシリコン
プラグ２０６の表面が露出するまで選択的にエッチング
する。
【０００６】パッドコンタクト２０６と容量下部電極２
１５を電気的に接続するために、パッドコンタクト２０
６の表面上に形成された自然酸化膜をウェットエッチン
グによって除去し、図２６及び図３５に示すように、容
量下部電極２１５、容量絶縁膜（図示せず）、容量上部
電極２１６を順次形成して、ＤＲＡＭセルを形成する。
１５を電気的に接続するために、パッドコンタクト２０
６の表面上に形成された自然酸化膜をウェットエッチン
グによって除去し、図２６及び図３５に示すように、容
量下部電極２１５、容量絶縁膜（図示せず）、容量上部
電極２１６を順次形成して、ＤＲＡＭセルを形成する。
【０００７】なお、本発明に関連する技術としては、例
えば、特開平４−８３３７５号公報、特開平８−１２５
１４１号公報に開示がある。特に特開平８−１２５１４
１号公報にはビット線を窒化膜で覆うことが開示されて
いる。
えば、特開平４−８３３７５号公報、特開平８−１２５
１４１号公報に開示がある。特に特開平８−１２５１４
１号公報にはビット線を窒化膜で覆うことが開示されて
いる。
【０００８】
【発明が解決しようとする課題】しかし上記の形成方法
では、パッドコンタクトの表面上に形成された自然酸化
膜を除去するときに、シリコン酸化膜２０７、２１３も
等方的にエッチングされてしまうため、図３４のＡ’に
示すように、ビット線２１２の下の領域のシリコン酸化
膜２０７にサイドエッチを生じる。このため、ビット線
２１２が露出した状態で容量部電極２１５を形成してし
まうと、ビット線と容量下部電極がショートしてしまう
ことになる。
では、パッドコンタクトの表面上に形成された自然酸化
膜を除去するときに、シリコン酸化膜２０７、２１３も
等方的にエッチングされてしまうため、図３４のＡ’に
示すように、ビット線２１２の下の領域のシリコン酸化
膜２０７にサイドエッチを生じる。このため、ビット線
２１２が露出した状態で容量部電極２１５を形成してし
まうと、ビット線と容量下部電極がショートしてしまう
ことになる。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、ワード線間に、半導体基板と電気的に接続するため
のプラグ領域が設けられ、前記プラグ領域間の上に、第
１の絶縁膜と該第１の絶縁膜に対して小さいエッチング
レートを有する第２の絶縁膜とを介してビット線が設け
られ、前記ビット線間に、前記第１の絶縁膜に対して小
さいエッチングレートを有する第３の絶縁膜を介して容
量電極が設けられて、前記プラグ領域と接続されている
ことを特徴とする。
は、ワード線間に、半導体基板と電気的に接続するため
のプラグ領域が設けられ、前記プラグ領域間の上に、第
１の絶縁膜と該第１の絶縁膜に対して小さいエッチング
レートを有する第２の絶縁膜とを介してビット線が設け
られ、前記ビット線間に、前記第１の絶縁膜に対して小
さいエッチングレートを有する第３の絶縁膜を介して容
量電極が設けられて、前記プラグ領域と接続されている
ことを特徴とする。
【００１０】また本発明の半導体記憶装置の製造方法
は、ワード線間にプラグ領域を設けて半導体基板と電気
的に接続し、該ワード線及び該プラグ領域上に、第１の
絶縁膜、該第１の絶縁膜に対して小さいエッチングレー
トを有する第２の絶縁膜、ビット線となる導電層、該第
１の絶縁膜に対して小さいエッチングレートを有する第
３の絶縁膜を形成する第１の工程と、前記第２の絶縁
膜、前記導電層及び第３の絶縁膜をパターン化して前記
プラグ領域間上にビット線を形成する第２の工程と、パ
ターン化された前記導電層の側壁部に前記第１の絶縁膜
に対して小さいエッチングレートを有する第４の絶縁膜
を形成する第３の工程と、露出している前記第１の絶縁
層を異方性エッチング除去する第４の工程と、露出した
前記プラグ領域の表面を等方性エッチング処理する第５
の工程と、を備えたことを特徴とする。
は、ワード線間にプラグ領域を設けて半導体基板と電気
的に接続し、該ワード線及び該プラグ領域上に、第１の
絶縁膜、該第１の絶縁膜に対して小さいエッチングレー
トを有する第２の絶縁膜、ビット線となる導電層、該第
１の絶縁膜に対して小さいエッチングレートを有する第
３の絶縁膜を形成する第１の工程と、前記第２の絶縁
膜、前記導電層及び第３の絶縁膜をパターン化して前記
プラグ領域間上にビット線を形成する第２の工程と、パ
ターン化された前記導電層の側壁部に前記第１の絶縁膜
に対して小さいエッチングレートを有する第４の絶縁膜
を形成する第３の工程と、露出している前記第１の絶縁
層を異方性エッチング除去する第４の工程と、露出した
前記プラグ領域の表面を等方性エッチング処理する第５
の工程と、を備えたことを特徴とする。
【００１１】以下、本発明について図１〜図１７を用い
て説明する。
て説明する。
【００１２】図１及び図９に示すように、半導体基板１
０１の主面上に、素子分離、拡散層領域および不図示の
ゲート絶縁膜を介してゲート電極１０３を形成し、トラ
ンジスタを形成する。図２及び図１０に示すように層間
絶縁膜１０５、パッドコンタクト（ポリシリコンプラ
グ）１０６を形成し、さらに図３及び図１１に示すよう
に、第１の絶縁膜となる層間絶縁膜１０７、層間絶縁膜
層１０７に対してエッチングレートの小さい第２の絶縁
膜（窒化膜等）１０８を堆積させる。図４及び図１２に
示すように、ビットコンタクト１０９形成後、導電層１
１０，１１１と第３の絶縁膜１１２を形成し、図５及び
図１３に示すようにビット線を前記層間絶縁膜１０７に
比べてエッチングレートの小さい絶縁膜（窒化膜等）
で、ＳＡＣ（Self Aligned Contact）にて形成し、ビッ
ト線を完全に覆う。次にシリンダキャパシタを形成する
ために、図６及び図１４に示すように層間絶縁膜１１４
を堆積させ、図７及び図１５に示すように容量下部電極
を形成すべき部分をエッチングし、ポリシリコンを埋め
込む。さらに図８及び図１７に示すように容量膜（窒化
膜）および容量上部電極を順次堆積して容量キャパシタ
を形成する。
０１の主面上に、素子分離、拡散層領域および不図示の
ゲート絶縁膜を介してゲート電極１０３を形成し、トラ
ンジスタを形成する。図２及び図１０に示すように層間
絶縁膜１０５、パッドコンタクト（ポリシリコンプラ
グ）１０６を形成し、さらに図３及び図１１に示すよう
に、第１の絶縁膜となる層間絶縁膜１０７、層間絶縁膜
層１０７に対してエッチングレートの小さい第２の絶縁
膜（窒化膜等）１０８を堆積させる。図４及び図１２に
示すように、ビットコンタクト１０９形成後、導電層１
１０，１１１と第３の絶縁膜１１２を形成し、図５及び
図１３に示すようにビット線を前記層間絶縁膜１０７に
比べてエッチングレートの小さい絶縁膜（窒化膜等）
で、ＳＡＣ（Self Aligned Contact）にて形成し、ビッ
ト線を完全に覆う。次にシリンダキャパシタを形成する
ために、図６及び図１４に示すように層間絶縁膜１１４
を堆積させ、図７及び図１５に示すように容量下部電極
を形成すべき部分をエッチングし、ポリシリコンを埋め
込む。さらに図８及び図１７に示すように容量膜（窒化
膜）および容量上部電極を順次堆積して容量キャパシタ
を形成する。
【００１３】この構造によれば、層間絶縁膜１０７に対
して小さいエッチングレートを有する絶縁膜（窒化膜
等）でビット線１１３を囲むように覆ってビット線が形
成されているので、容量下部電極のポリシリコンを成長
する前に行う自然酸化膜除去やフォトレジストの剥離工
程等の等方性エッチングとなるウェット処理による絶縁
膜のエッチングを防ぎ、容量下部電極とビット線のショ
ートを防ぐことができる。
して小さいエッチングレートを有する絶縁膜（窒化膜
等）でビット線１１３を囲むように覆ってビット線が形
成されているので、容量下部電極のポリシリコンを成長
する前に行う自然酸化膜除去やフォトレジストの剥離工
程等の等方性エッチングとなるウェット処理による絶縁
膜のエッチングを防ぎ、容量下部電極とビット線のショ
ートを防ぐことができる。
【００１４】
【実施例】以下、本発明の一実施例について、図１から
図１８を参照して説明する。図１〜図８は本発明による
製造方法の製造工程を示すゲート電極断面方向の断面
図、図９〜図１７は本発明による製造方法の製造工程を
示すビット線断面方向の断面図を示す。図１８は、本発
明によるＤＲＡＭの平面図であり、図１８のＡ−Ａ′線
断面は図８、図１８のＢ−Ｂ′線断面は図１７に対応し
ている。
図１８を参照して説明する。図１〜図８は本発明による
製造方法の製造工程を示すゲート電極断面方向の断面
図、図９〜図１７は本発明による製造方法の製造工程を
示すビット線断面方向の断面図を示す。図１８は、本発
明によるＤＲＡＭの平面図であり、図１８のＡ−Ａ′線
断面は図８、図１８のＢ−Ｂ′線断面は図１７に対応し
ている。
【００１５】まず、図１及び図９に示すように、半導体
基板１０１の主面上にＬＯＣＯＳ法等の選択酸化法また
はＳＴＩ（Shallow Trench Isolation）を用いて素子分
離膜１０２を形成する。次に半導体基板１０１上に不図
示のゲート酸化膜を介してゲート電極１０３及びシリコ
ン窒化膜１０４を形成する。まず、ゲート酸化膜３ｎｍ
〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タン
グステンシリサイド等のシリコン珪化物３０ｎｍ〜１０
０ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次
堆積させる。次にフォトリソグラフィー工程により、フ
ォトレジストをパターニングし、フォトレジストをマス
クにドライエッチングする。フォトレジスト除去後、さ
らに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積さ
せ、基板全面をエッチバックすることによってゲート電
極１０３及びシリコン窒化膜１０４を形成する。こうし
てゲート電極１０３の上部及び側壁部がシリコン窒化膜
で覆われる。
基板１０１の主面上にＬＯＣＯＳ法等の選択酸化法また
はＳＴＩ（Shallow Trench Isolation）を用いて素子分
離膜１０２を形成する。次に半導体基板１０１上に不図
示のゲート酸化膜を介してゲート電極１０３及びシリコ
ン窒化膜１０４を形成する。まず、ゲート酸化膜３ｎｍ
〜１０ｎｍ、ポリシリコン３０ｎｍ〜１００ｎｍ、タン
グステンシリサイド等のシリコン珪化物３０ｎｍ〜１０
０ｎｍ、シリコン窒化膜１００ｎｍ〜２００ｎｍを順次
堆積させる。次にフォトリソグラフィー工程により、フ
ォトレジストをパターニングし、フォトレジストをマス
クにドライエッチングする。フォトレジスト除去後、さ
らに、シリコン窒化膜を４０ｎｍ〜１００ｎｍ堆積さ
せ、基板全面をエッチバックすることによってゲート電
極１０３及びシリコン窒化膜１０４を形成する。こうし
てゲート電極１０３の上部及び側壁部がシリコン窒化膜
で覆われる。
【００１６】ゲート電極形成後、図２及び図１０に示す
ように層間絶縁膜１０５およびポリシリコンプラグ１０
６を形成する。層間絶縁膜１０５は、シリコン酸化膜、
ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜
０．６５μｍ堆積させ、ＣＭＰなどで平坦化することに
よって形成する。ポリシリコンプラグ１０６は、フォト
リソグラフィー工程により、フォトレジストをパターニ
ングし、所望の領域にコンタクトを開口させた後、ドー
プドポリシリコンなどを堆積させエッチバックすること
によって形成する。ポリシリコンプラグ１０６を形成
後、図３及び図１１に示すように、シリコン酸化膜１０
７を０．１〜０．２μｍ、シリコン窒化膜１０８を４０
〜１００ｎｍ順次堆積させる。
ように層間絶縁膜１０５およびポリシリコンプラグ１０
６を形成する。層間絶縁膜１０５は、シリコン酸化膜、
ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜等を０．３５μｍ〜
０．６５μｍ堆積させ、ＣＭＰなどで平坦化することに
よって形成する。ポリシリコンプラグ１０６は、フォト
リソグラフィー工程により、フォトレジストをパターニ
ングし、所望の領域にコンタクトを開口させた後、ドー
プドポリシリコンなどを堆積させエッチバックすること
によって形成する。ポリシリコンプラグ１０６を形成
後、図３及び図１１に示すように、シリコン酸化膜１０
７を０．１〜０．２μｍ、シリコン窒化膜１０８を４０
〜１００ｎｍ順次堆積させる。
【００１７】次に図４及び図１２に示すように、ビット
コンタクト１０９を開口し、ポリシリコン１１０を５０
〜１５０ｎｍ、タングステンシリサイド１１１を０．１
〜０．１５μｍ、シリコン窒化膜１１２を０．１５〜
０．２μｍ順次堆積させる。図５及び図１３に示すよう
に、ゲート電極１０３と同様に、フォトリソグラフィー
工程およびドライエッチングによってビット線１１３を
形成する。このときビット線１１３の上部、下部及び側
壁部がシリコン窒化膜で覆われる。
コンタクト１０９を開口し、ポリシリコン１１０を５０
〜１５０ｎｍ、タングステンシリサイド１１１を０．１
〜０．１５μｍ、シリコン窒化膜１１２を０．１５〜
０．２μｍ順次堆積させる。図５及び図１３に示すよう
に、ゲート電極１０３と同様に、フォトリソグラフィー
工程およびドライエッチングによってビット線１１３を
形成する。このときビット線１１３の上部、下部及び側
壁部がシリコン窒化膜で覆われる。
【００１８】ビット線１１３上にシリンダキャパシタを
形成するために、まず、図６及び図１４のようにシリコ
ン酸化膜１１４を０．８〜１．２μｍ堆積させる。次に
フォトリソグラフィー工程および、ドライエッチングに
より、図７及び図１５に示すように、キャパシタを形成
する領域１１５のシリコン酸化膜を、ポリシリコンプラ
グ１０６の表面が露出するまで、プラズマエッチング等
のドライエッチングによる異方性エッチングにより選択
的にエッチングする。
形成するために、まず、図６及び図１４のようにシリコ
ン酸化膜１１４を０．８〜１．２μｍ堆積させる。次に
フォトリソグラフィー工程および、ドライエッチングに
より、図７及び図１５に示すように、キャパシタを形成
する領域１１５のシリコン酸化膜を、ポリシリコンプラ
グ１０６の表面が露出するまで、プラズマエッチング等
のドライエッチングによる異方性エッチングにより選択
的にエッチングする。
【００１９】パッドコンタクト１０６と容量下部電極１
１６を電気的に接続するためには、パッドコンタクト１
０６の表面上に形成された自然酸化膜をウェットエッチ
ングによって除去する。このとき、シリコン酸化膜１０
７、１１４も等方的にエッチングされてしまうため、図
１６のＡに示すように、ビット線の下の領域のシリコン
酸化膜にサイドエッチを生じる。しかし、ビット線１１
３は、シリコン酸化膜とエッチングレートの異なるシリ
コン窒化膜に覆われ、特にビット線の下部はシリコン酸
化膜とシリコン窒化膜の２層構成となっているためにシ
リコン酸化膜がサイドエッチングされても、シリコン窒
化膜で覆われているのでウェットエッチングによってほ
とんどエッチングされない。
１６を電気的に接続するためには、パッドコンタクト１
０６の表面上に形成された自然酸化膜をウェットエッチ
ングによって除去する。このとき、シリコン酸化膜１０
７、１１４も等方的にエッチングされてしまうため、図
１６のＡに示すように、ビット線の下の領域のシリコン
酸化膜にサイドエッチを生じる。しかし、ビット線１１
３は、シリコン酸化膜とエッチングレートの異なるシリ
コン窒化膜に覆われ、特にビット線の下部はシリコン酸
化膜とシリコン窒化膜の２層構成となっているためにシ
リコン酸化膜がサイドエッチングされても、シリコン窒
化膜で覆われているのでウェットエッチングによってほ
とんどエッチングされない。
【００２０】自然酸化膜を除去後、図８及び図１７に示
すように、容量下部電極１１６、容量絶縁膜（図示せ
ず）、容量上部電極１１７を順次形成して、ＤＲＡＭセ
ルを形成する。
すように、容量下部電極１１６、容量絶縁膜（図示せ
ず）、容量上部電極１１７を順次形成して、ＤＲＡＭセ
ルを形成する。
【００２１】以上説明したように、本実施例によれば、
ポリプラグと容量下部電極を電気的に接続するために、
ポリプラグ表面に形成された自然酸化膜を除去する工程
における層間絶縁膜を減退による、ビット線の下の領域
のシリコン酸化膜のサイドエッチによるビット線１１３
と容量下部電極１１６のショートを防止できる。
ポリプラグと容量下部電極を電気的に接続するために、
ポリプラグ表面に形成された自然酸化膜を除去する工程
における層間絶縁膜を減退による、ビット線の下の領域
のシリコン酸化膜のサイドエッチによるビット線１１３
と容量下部電極１１６のショートを防止できる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
ビット線と容量下部電極とのショートを防止することが
できる。
ビット線と容量下部電極とのショートを防止することが
できる。
【図１】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図２】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図３】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図４】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図５】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図６】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図７】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図８】本発明によるＤＲＡＭのゲート電極断面方向の
断面図である。
断面図である。
【図９】本発明によるＤＲＡＭのビット線断面方向の断
面図である。
面図である。
【図１０】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１１】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１２】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１３】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１４】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１５】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１６】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１７】本発明によるＤＲＡＭのビット線断面方向の
断面図である。
断面図である。
【図１８】本発明によるＤＲＡＭの平面図である。
【図１９】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２０】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２１】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２２】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２３】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２４】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２５】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２６】従来のＤＲＡＭのゲート電極断面方向の断面
図である。
図である。
【図２７】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図２８】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図２９】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３０】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３１】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３２】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３３】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３４】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
【図３５】従来のＤＲＡＭのビット線断面方向の断面図
である。
である。
１０１ 半導体基板 １０２ 素子分離膜 １０３ ゲート電極 １０４ シリコン窒化膜 １０５ 層間絶縁膜 １０６ ポリシリコンプラグ １０７ シリコン酸化膜 １０８ シリコン窒化膜 １０９ ビットコンタクト １１０ ポリシリコン １１１ タングステンシリサイド １１２ シリコン窒化膜 １１３ ビット線 １１４ シリコン酸化膜 １１５ キャパシタ形成領域 １１６ 容量下部電極 １１７ 容量上部電極
Claims (7)
- 【請求項１】 ワード線間に、半導体基板と電気的に接
続するためのプラグ領域が設けられ、 前記プラグ領域間の上に、第１の絶縁膜と該第１の絶縁
膜に対して小さいエッチングレートを有する第２の絶縁
膜とを介してビット線が設けられ、 前記ビット線間に、前記第１の絶縁膜に対して小さいエ
ッチングレートを有する第３の絶縁膜を介して容量電極
が設けられて、前記プラグ領域と接続されていることを
特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、前記第２及び第３の絶縁膜は同一材料からなる半導
体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、前記プラグ領域はポリシリコン、前記第２及び第３
の絶縁膜は窒化シリコンからなる半導体記憶装置。 - 【請求項４】 ワード線間にプラグ領域を設けて半導体
基板と電気的に接続し、該ワード線及び該プラグ領域上
に、第１の絶縁膜、該第１の絶縁膜に対して小さいエッ
チングレートを有する第２の絶縁膜、ビット線となる導
電層、該第１の絶縁膜に対して小さいエッチングレート
を有する第３の絶縁膜を形成する第１の工程と、 前記第２の絶縁膜、前記導電層及び第３の絶縁膜をパタ
ーン化して前記プラグ領域間上にビット線を形成する第
２の工程と、 パターン化された前記導電層の側壁部に前記第１の絶縁
膜に対して小さいエッチングレートを有する第４の絶縁
膜を形成する第３の工程と、 露出している前記第１の絶縁層を異方性エッチング除去
する第４の工程と、 露出した前記プラグ領域の表面を等方性エッチング処理
する第５の工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 請求項４に記載の半導体記憶装置の製造
方法において、前記第５の工程後に、前記ビット線間
に、前記第４の絶縁膜を介して容量電極を設けて、前記
プラグ領域と接続する第６の工程を有する半導体記憶装
置の製造方法。 - 【請求項６】 請求項４に記載の半導体記憶装置の製造
方法において、前記第２、第３及び第４の絶縁膜は同一
材料からなる半導体記憶装置の製造方法。 - 【請求項７】 請求項６に記載の半導体記憶装置の製造
方法において、前記プラグ領域はポリシリコン、前記第
２、第３及び第４の絶縁膜は窒化シリコンからなる半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000108500A JP4949547B2 (ja) | 2000-04-10 | 2000-04-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000108500A JP4949547B2 (ja) | 2000-04-10 | 2000-04-10 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001291846A true JP2001291846A (ja) | 2001-10-19 |
| JP4949547B2 JP4949547B2 (ja) | 2012-06-13 |
Family
ID=18621328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000108500A Expired - Fee Related JP4949547B2 (ja) | 2000-04-10 | 2000-04-10 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4949547B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198423A (ja) * | 2000-12-27 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN113838850A (zh) * | 2020-06-24 | 2021-12-24 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JP2000058776A (ja) * | 1998-08-13 | 2000-02-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2000164822A (ja) * | 1998-11-24 | 2000-06-16 | Sony Corp | 半導体記憶装置およびその製造方法 |
-
2000
- 2000-04-10 JP JP2000108500A patent/JP4949547B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218211A (ja) * | 1991-12-13 | 1993-08-27 | Nec Corp | セルフアライン・コンタクト孔の形成方法 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JP2000058776A (ja) * | 1998-08-13 | 2000-02-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2000164822A (ja) * | 1998-11-24 | 2000-06-16 | Sony Corp | 半導体記憶装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198423A (ja) * | 2000-12-27 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN113838850A (zh) * | 2020-06-24 | 2021-12-24 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
| CN113838850B (zh) * | 2020-06-24 | 2023-09-12 | 华邦电子股份有限公司 | 动态随机存取存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4949547B2 (ja) | 2012-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3232043B2 (ja) | 半導体装置の製造方法 | |
| JP2001196564A (ja) | 半導体装置及びその製造方法 | |
| JPH10321814A (ja) | Ｄｒａｍセルキャパシタ電極用の平坦化技法 | |
| JP4550185B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| JP2002313955A (ja) | 半導体素子のメタルコンタクト形成方法 | |
| JP2002359297A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
| JP2000306860A (ja) | 半導体装置の製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1050962A (ja) | 半導体装置の製造方法 | |
| JP3227485B2 (ja) | 半導体メモリ素子の製造方法 | |
| JPH11330404A (ja) | Ｄｒａｍセルキャパシタの製造方法 | |
| JP3287322B2 (ja) | 半導体装置の製造方法 | |
| JP4883836B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11233737A (ja) | 半導体装置及びその製造方法 | |
| JP3250617B2 (ja) | 半導体装置の製造方法 | |
| JP4949547B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH10256505A (ja) | Ｄｒａｍの製造方法 | |
| JP3144381B2 (ja) | 半導体装置の製造方法 | |
| JP4328396B2 (ja) | Ｄｒａｍにおけるメモリセルの製造方法 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JPH11330400A (ja) | ダイナミックｒａｍセルキャパシタの製造方法 | |
| JP2000133705A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040402 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070302 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080411 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091001 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120308 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |