CN113838850B - 动态随机存取存储器及其制造方法 - Google Patents
动态随机存取存储器及其制造方法 Download PDFInfo
- Publication number
- CN113838850B CN113838850B CN202010586592.5A CN202010586592A CN113838850B CN 113838850 B CN113838850 B CN 113838850B CN 202010586592 A CN202010586592 A CN 202010586592A CN 113838850 B CN113838850 B CN 113838850B
- Authority
- CN
- China
- Prior art keywords
- layer
- contact
- bit line
- substrate
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种动态随机存取存储器及其制造方法。动态随机存取存储器包括基底、位线堆叠结构、介电层、接触窗结构、隔离层与蚀刻终止层。位线堆叠结构包括位线结构与硬掩模层。位线结构位于基底上。硬掩模层位于位线结构上。介电层位于位线堆叠结构上且具有开口。接触窗结构位于位线堆叠结构一侧的基底上。接触窗结构包括有源区接触窗与电容器接触窗。有源区接触窗位于基底上。有源区接触窗的顶面被开口暴露出。电容器接触窗位于有源区接触窗上的开口中。隔离层位于硬掩模层与介电层之间且位于电容器接触窗与位线堆叠结构之间。蚀刻终止层位于介电层与隔离层之间。上述动态随机存取存储器可有效地防止短路的问题。
Description
技术领域
本发明涉及一种半导体元件及其制造方法,尤其涉及一种动态随机存取存储器(dynamic random access memory,DRAM)及其制造方法。
背景技术
动态随机存取存储器的制造过程中,在形成位线结构之后,会在相邻的位线结构之间的有源区接触窗上形成用于将有源区接触窗电性连接至上方电容器的电容器接触窗。然而,在形成电容器接触窗的过程中,容易导致在位线结构与电容器接触窗之间发生短路,甚至在相邻的有源区接触窗间发生短路的问题。
发明内容
本发明提供一种动态随机存取存储器及其制造方法,其可有效地防止上述短路的问题。
本发明提出一种动态随机存取存储器,包括基底、位线堆叠结构、介电层、接触窗结构、隔离层与蚀刻终止层。位线堆叠结构包括位线结构与硬掩模层。位线结构位于基底上。硬掩模层位于位线结构上。介电层位于位线堆叠结构上,且具有开口。接触窗结构被配置以将电容器电性连接至基底的有源区。接触窗结构位于位线堆叠结构一侧的基底上。接触窗结构包括有源区接触窗与电容器接触窗。有源区接触窗位于基底上。有源区接触窗的顶面被开口暴露出。电容器接触窗位于有源区接触窗上的开口中。隔离层位于硬掩模层与介电层之间,且位于电容器接触窗与位线堆叠结构之间,以将电容器接触窗与位线堆叠结构电性隔离。蚀刻终止层位于介电层与隔离层之间。隔离层被开口暴露出的面积大于蚀刻终止层被开口暴露出的面积。蚀刻终止层的材料不同于隔离层的材料。
本发明提出一种动态随机存取存储器的制造方法,包括以下步骤。提供基底。在基底上形成位线堆叠结构。位线堆叠结构包括位线结构与硬掩模层。位线结构位于基底上。硬掩模层位于位线结构上。在位线堆叠结构一侧的基底上形成有源区接触窗。共形地在硬掩模层与有源区接触窗上形成隔离材料层。共形地在隔离材料层上形成蚀刻终止材料层。蚀刻终止材料层的材料不同于隔离材料层的材料。在蚀刻终止材料层上形成介电层。在介电层中形成开口。开口暴露出位于硬掩模层的侧壁上以及位于有源区接触窗上方的蚀刻终止材料层。移除开口所暴露出的部分蚀刻终止材料层,而形成蚀刻终止层,且使得开口暴露出位于硬掩模层的侧壁上以及位于有源区接触窗上的隔离材料层。移除位于有源区接触窗上的部分隔离材料层,而形成隔离层,且使得开口暴露出有源区接触窗。于开口中形成电容器接触窗。
基于上述,在本发明所提出的DRAM及其制造方法中,由于隔离层位于电容器接触窗与位线结构之间,因此隔离层可有效地防止在位线结构与用于电性连接至电容器的电容器接触窗之间发生短路的问题,进而可提升DRAM的可靠度。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的动态随机存取存储器的上视图;
图2A至图2H为沿图1中的I-I’剖面线的动态随机存取存储器的制造流程剖面图。
附图标号说明:
10:动态随机存取存储器
100:基底
102:隔离结构
104:位线堆叠结构
106:位线结构
108:硬掩模层
110:导线
112:接触窗
114,128a:阻障层
116,126,126a,126b,126c:介电层
118:间隙壁
120:有源区接触窗
122:隔离材料层
122a:隔离层
124:蚀刻终止材料层
124a:蚀刻终止层
128:阻障材料层
130:导体层
130a:电容器接触窗
132:接触窗结构
134:层间介电层
136:电容器
136a:下电极
136b:电容介电层
136c:上电极
AA:有源区
OP:开口
WL:字线
具体实施方式
图1为本发明一实施例的动态随机存取存储器的上视图。图2A至图2H为沿图1中的I-I’剖面线的动态随机存取存储器的制造流程剖面图。在图1的上视图中,为了清楚说明各构件之间的关系,因此省略图2H的剖面图中的部分构件。
请参照图1与图2A,提供基底100。基底100可为半导体基底,如硅基底。在基底100中可具有隔离结构102。隔离结构102例如是浅沟渠隔离结构(shallow trench isolation,STI)。隔离结构102的材料例如是氧化硅。此外,可形成通过有源区AA的字线WL。字线WL可通过介电材料(未示出)而与基底100中的有源区AA进行隔离。字线WL可为位于基底100中的埋入式字线,但本发明并不以此为限。埋入式字线的材料例如是钨(W)。另外,可根据需求在基底100中形成所需的掺杂区(未示出)。
在基底100上形成位线堆叠结构104。位线堆叠结构104包括位线结构106与硬掩模层108。位线结构106位于基底100上。其中,部分位线结构106可位于隔离结构102上;且部分位线结构106可位于有源区AA上,而与基底100中的掺杂区电性连接。硬掩模层108位于位线结构106上。硬掩模层108的材料例如是氮化硅。
位线结构106包括导线110。导线110位于基底100上。导线110的材料例如是钨等金属。位线结构106还可包括接触窗112与阻障层114中的至少一者。接触窗112位于导线110与基底100之间。在图1的有源区AA中,位线结构106的接触窗112可将导线110电性连接至基底100中的掺杂区。接触窗112可为条状或柱状。在本实施例中,接触窗112是以条状为例,因此接触窗112可延伸通过有源区AA与隔离结构102上方。在其他实施例中,在接触窗112为柱状的情况下,接触窗112会位于有源区AA中,但不会位于隔离结构102上方。接触窗112的材料例如是掺杂多晶硅。此外,可在接触窗112与隔离结构102之间形成介电层116。介电层116的材料例如是氧化硅。阻障层114位于导线110与接触窗112之间。阻障层114的材料例如是钛(Ti)、氮化钛(TiN)或其组合。另外,可在位线堆叠结构104的侧壁上形成间隙壁118。间隙壁118的材料例如是氮化硅。
此外,可在位线堆叠结构104一侧的基底100上形成有源区接触窗120,以将后续形成于有源区接触窗120上方的电容器接触窗130a(图2G)电性连接至基底100中的掺杂区(有源区AA)。有源区接触窗120的顶面可等于或高于接触窗112的顶面。在本实施例中,有源区接触窗120的顶面是以高于接触窗112的顶面为例,但本发明并不以此为限。有源区接触窗120的材料例如是掺杂多晶硅。另外,间隙壁118可位于位线结构106与有源区接触窗120之间。
请参照图2B,共形地在硬掩模层108与有源区接触窗120上形成隔离材料层122。隔离材料层122的材料例如是氧化硅。隔离材料层122的形成方法例如是超低温氧化物(ultralow temperature oxide,ULTO)沉积法。
接着,共形地在隔离材料层122上形成蚀刻终止材料层124。蚀刻终止材料层124的材料不同于隔离材料层122的材料。蚀刻终止材料层124的材料例如是氮化硅。蚀刻终止材料层124的形成方法例如是低压化学气相沉积法(low pressure chemical vapordeposition,LPCVD)。
请参照图2C,在蚀刻终止材料层124上形成介电层126。介电层126可为单层结构或多层结构。举例来说,介电层126可为包括介电层126a、介电层126b与介电层126c的多层结构。介电层126a的材料例如是氧化硅。介电层126a的形成方法例如是LPCVD。介电层126b的材料例如是氧化硅。介电层126b的形成方法例如是高密度电浆化学气相沉积法(high-density plasma chemical vapor deposition,HDPCVD)。介电层126c的材料例如是氮化硅。介电层126c的形成方法例如是化学气相沉积法。在本实施例中,虽然介电层126是以三层结构为例,但本发明并不以此为限。
接着,在介电层126中形成开口OP。开口OP暴露出位于硬掩模层108的侧壁上以及位于有源区接触窗120上方的蚀刻终止材料层124。开口OP的形成方法例如是通过光刻工艺与蚀刻工艺对介电层126进行图案化。上述蚀刻工艺例如是干式蚀刻工艺。此外,上述用以形成开口OP的蚀刻工艺可停在蚀刻终止材料层124,因此可防止隔离材料层122在上述蚀刻工艺中受损。
请参照图2D,移除开口OP所暴露出的部分蚀刻终止材料层124,而形成蚀刻终止层124a,且使得开口OP暴露出位于硬掩模层108的侧壁上以及位于有源区接触窗120上的隔离材料层122。部分蚀刻终止材料层124的移除方法例如是湿式蚀刻法。当蚀刻终止材料层124的材料为氮化硅时,湿式蚀刻法所使用的蚀刻剂例如是磷酸。
请参照图2E,移除位于有源区接触窗120上的部分隔离材料层122,而形成隔离层122a,且使得开口OP暴露出有源区接触窗120。隔离层122a位于有源区接触窗120的部分顶面上。亦即,开口OP的底面的宽度小于有源区接触窗120的顶面的宽度。部分隔离材料层122的移除方法例如是干式蚀刻法。
请参照图2F,可共形地在开口OP的表面上形成阻障材料层128。阻障材料层128的材料例如是Ti、TiN或其组合。阻障材料层128的形成方法例如是物理气相沉积法(physicalvapor deposition,PVD)或原子层沉积法(atomic layer deposition,ALD)。
接着,可形成填入开口OP中的导体层130。导体层130可位于阻障材料层128上。导体层130的材料例如是钨等金属。导体层130的形成方法例如是物理气相沉积法或化学气相沉积法。
请参照图2G,移除位于开口OP外部的导体层130,而于开口OP中形成电容器接触窗130a,以将有源区接触窗120电性连接至后续形成在电容器接触窗130a上方的电容器136(图2H)。位于开口OP外部的导体层130的移除方法例如是化学机械研磨法。
此外,在移除位于开口OP外部的导体层130之后,移除位于开口OP外部的阻障材料层128,而形成阻障层128a。阻障层128a、电容器接触窗130a与介电层126可共平面。阻障层128a可位于开口OP的表面上,且可位于电容器接触窗130a与有源区接触窗120之间。位于开口OP外部的阻障材料层128的移除方法例如是化学机械研磨法。
如此一来,通过上述方法可在位线堆叠结构104一侧的基底100上形成接触窗结构132。接触窗结构132可包括有源区接触窗120与电容器接触窗130a,且还可包括阻障层128a。有源区接触窗120位于基底100上。电容器接触窗130a位于有源区接触窗120上。阻障层128a可位于电容器接触窗130a与有源区接触窗120之间。此外,通过上述方法可在电容器接触窗130a与位线堆叠结构104之间形成隔离层122a,具体来说可在硬掩模层108的顶面与侧壁上形成隔离层122a。由于隔离层122a位于电容器接触窗130a与位线堆叠结构104之间,因此隔离层122a可将位线结构106与电容器接触窗130a进行隔离,进而可有效地防止位线结构106与电容器接触窗130a之间发生短路的问题。另外,通过上述方法可在硬掩模层108与用以定义开口OP的介电层126之间形成隔离层122a与蚀刻终止层124a。在本实施例中,虽然隔离层122a、蚀刻终止层124a与接触窗结构132的形成方法是以上述方法为例,但本发明并不以此为限。
在形成上述结构之后,还可进行其他后续的工艺。举例来说,如图2H所示,在图2G所述的步骤之后,可形成层间介电层134以及位于层间介电层134中的电容器136。电容器136包括下电极136a、电容介电层136b以及上电极136c。电容器136的结构仅为示例用,本发明并不以此为限。电容器136的下电极136a与电容器接触窗130a连接,使得电容器136可经由电容器接触窗130a及有源区接触窗120而与基底100电性连接。由于形成上述层间介电层134与电容器136的工艺为所属技术领域技术人员所公知的技术内容,故于此省略其说明。
以下,通过图1与图2H来说明本实施例的动态随机存取存储器10。此外,虽然动态随机存取存储器10的形成方法是以上述方法为例进行说明,但本发明并不以此为限。
请参照图1与图2H,动态随机存取存储器10包括基底100、位线堆叠结构104、介电层126、接触窗结构132、隔离层122a与蚀刻终止层124a,且还可包括间隙壁118。位线堆叠结构104包括位线结构106与硬掩模层108。位线结构106位于基底100上。位线结构106包括位于基底100上的导线110。此外,位线结构106还可包括接触窗112与阻障层114中的至少一者。接触窗112位于导线110与基底100之间。阻障层114位于导线110与接触窗112之间。硬掩模层108位于位线结构106上。介电层126位于位线堆叠结构104上,且具有开口OP。接触窗结构132被配置以将电容器136电性连接至基底100的有源区AA。接触窗结构132位于位线堆叠结构104一侧的基底100上。接触窗结构132包括有源区接触窗120与电容器接触窗130a,且还可包括阻障层128a。有源区接触窗120位于基底100上。有源区接触窗120的顶面被开口OP暴露出。有源区接触窗120的顶面可等于或高于接触窗112的顶面。电容器接触窗130a位于有源区接触窗120上的开口OP中。阻障层128a位于电容器接触窗130a与有源区接触窗120之间。隔离层122a位于硬掩模层108与介电层126之间,且位于电容器接触窗130a与位线堆叠结构104之间,以将电容器接触窗130a与位线堆叠结构104电性隔离。具体来说,隔离层122a位于硬掩模层108的顶面与侧壁上,且隔离层122a还可位于有源区接触窗120的部分顶面上,使电容器接触窗130a的底面的宽度小于有源区接触窗120的顶面的宽度。蚀刻终止层124a位于介电层126与隔离层122a之间。隔离层122a被开口OP暴露出的面积大于蚀刻终止层124a被开口OP暴露出的面积。蚀刻终止层124a的材料不同于隔离层122a的材料。举例来说,隔离层122a的材料可为氧化硅,且蚀刻终止层124a的材料可为氮化硅。间隙壁118位于位线堆叠结构104的侧壁上,且可位于位线结构106与接触窗结构132之间。
动态随机存取存储器10中的其余构件可参照上述实施例的说明。此外,动态随机存取存储器10中的各构件的材料、设置方式、形成方法与功效已于上述实施例进行详尽地说明,于此不再说明。
基于上述实施例可知,在上述动态随机存取存储器10及其制造方法中,隔离层122a位于电容器接触窗130a与位线堆叠结构104之间。如此一来,可通过隔离层122a将位线堆叠结构104与电容器接触窗130a进行隔离,因此可有效地防止在位线结构106与电容器接触窗130a之间发生短路的问题,进而可提升DRAM的可靠度。此外,在硬掩模层108与用以定义开口OP的介电层126之间形成隔离层122a与蚀刻终止层124a,可避免相邻的有源区接触窗120间发生短路的问题,进而可提升DRAM的可靠度。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中的技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视权利要求所界定的为准。
Claims (13)
1.一种动态随机存取存储器,其特征在于,包括:
基底;
位线堆叠结构,包括:
位线结构,位于所述基底上;以及
硬掩模层,位于所述位线结构上;
介电层,位于所述位线堆叠结构上,且具有开口;
接触件结构,被配置以将电容器电性连接至所述基底的有源区,所述接触件结构位于所述位线堆叠结构一侧的所述基底上,其中所述接触件结构包括:
有源区接触件,位于所述基底上,且所述有源区接触件的顶面被所述开口暴露出;以及
电容器接触件,位于所述有源区接触件上的所述开口中;
隔离层,位于所述硬掩模层与所述介电层之间,且位于所述电容器接触件与所述位线堆叠结构之间,以将所述电容器接触件与所述位线堆叠结构电性隔离;以及
蚀刻终止层,位于所述介电层与所述隔离层之间,所述隔离层被所述开口暴露出的面积大于所述蚀刻终止层被所述开口暴露出的面积,且所述蚀刻终止层的材料不同于所述隔离层的材料。
2.根据权利要求1所述的动态随机存取存储器,其特征在于,所述位线结构包括:
导线,位于所述基底上;
接触件,位于所述导线与所述基底之间;以及
阻障层,位于所述导线与所述接触件之间。
3.根据权利要求2所述的动态随机存取存储器,其特征在于,所述有源区接触件的顶面等于或高于所述接触件的顶面。
4.根据权利要求1所述的动态随机存取存储器,其特征在于,所述隔离层还位于所述有源区接触件的部分顶面上,使所述电容器接触件的底面的宽度小于所述有源区接触件的顶面的宽度。
5.根据权利要求1所述的动态随机存取存储器,其特征在于,所述隔离层的材料包括氧化硅,且所述蚀刻终止层的材料包括氮化硅。
6.根据权利要求1所述的动态随机存取存储器,其特征在于,所述接触件结构还包括:
阻障层,位于所述电容器接触件与所述有源区接触件之间。
7.根据权利要求1所述的动态随机存取存储器,其特征在于,还包括:
间隙壁,位于所述位线堆叠结构的侧壁上,且位于所述位线结构与所述接触件结构之间。
8.一种动态随机存取存储器的制造方法,其特征在于,包括:
提供基底;
在所述基底上形成位线堆叠结构,其中所述位线堆叠结构,包括:
位线结构,位于所述基底上;以及
硬掩模层,位于所述位线结构上;
在所述位线堆叠结构一侧的所述基底上形成有源区接触件;
共形地在所述硬掩模层与所述有源区接触件上形成隔离材料层;
共形地在所述隔离材料层上形成蚀刻终止材料层,其中所述蚀刻终止材料层的材料不同于所述隔离材料层的材料;
在所述蚀刻终止材料层上形成介电层;
在所述介电层中形成开口,其中所述开口暴露出位于所述硬掩模层的侧壁上以及位于所述有源区接触件上方的所述蚀刻终止材料层;
移除所述开口所暴露出的部分所述蚀刻终止材料层,而形成蚀刻终止层,且使得所述开口暴露出位于所述硬掩模层的侧壁上以及位于所述有源区接触件上的所述隔离材料层;
移除位于所述有源区接触件上的部分所述隔离材料层,而形成隔离层,且使得所述开口暴露出所述有源区接触件;以及
于所述开口中形成电容器接触件。
9.根据权利要求8所述的动态随机存取存储器的制造方法,其特征在于,部分所述蚀刻终止材料层的移除方法包括湿式蚀刻法,且部分所述隔离材料层的移除方法包括干式蚀刻法。
10.根据权利要求8所述的动态随机存取存储器的制造方法,其特征在于,所述隔离材料层的材料包括氧化硅,且所述蚀刻终止材料层的材料包括氮化硅。
11.根据权利要求8所述的动态随机存取存储器的制造方法,其特征在于,还包括:
在形成所述电容器接触件之前,共形地在所述开口的表面上形成阻障材料层;以及
移除位于所述开口外部的所述阻障材料层,而形成阻障层,其中所述阻障层位于所述电容器接触件与所述有源区接触件之间,且所述阻障层、所述电容器接触件与所述介电层共平面。
12.根据权利要求8所述的动态随机存取存储器的制造方法,其特征在于,还包括:
在形成所述有源区接触件之前,在所述位线堆叠结构的侧壁上形成间隙壁。
13.根据权利要求8所述的动态随机存取存储器的制造方法,其特征在于,所述位线结构包括导线、位于所述导线与所述基底之间的接触件、及位于所述导线与所述接触件之间的阻障层,且所述有源区接触件的顶面等于或高于所述接触件的顶面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010586592.5A CN113838850B (zh) | 2020-06-24 | 2020-06-24 | 动态随机存取存储器及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010586592.5A CN113838850B (zh) | 2020-06-24 | 2020-06-24 | 动态随机存取存储器及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113838850A CN113838850A (zh) | 2021-12-24 |
CN113838850B true CN113838850B (zh) | 2023-09-12 |
Family
ID=78964466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010586592.5A Active CN113838850B (zh) | 2020-06-24 | 2020-06-24 | 动态随机存取存储器及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113838850B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US12022649B2 (en) * | 2022-04-26 | 2024-06-25 | Nanya Technology Corporation | Memory device having bit line with stepped profile |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001291846A (ja) * | 2000-04-10 | 2001-10-19 | Nec Corp | 半導体記憶装置及びその製造方法 |
KR20050010700A (ko) * | 2003-07-22 | 2005-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
CN101286479A (zh) * | 2007-04-12 | 2008-10-15 | 茂德科技股份有限公司 | 动态随机存取记忆体的制作方法 |
KR20090001137A (ko) * | 2007-06-29 | 2009-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004119644A (ja) * | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
KR100594279B1 (ko) * | 2004-06-07 | 2006-06-30 | 삼성전자주식회사 | 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법 |
KR100772899B1 (ko) * | 2006-07-18 | 2007-11-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
-
2020
- 2020-06-24 CN CN202010586592.5A patent/CN113838850B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001291846A (ja) * | 2000-04-10 | 2001-10-19 | Nec Corp | 半導体記憶装置及びその製造方法 |
KR20050010700A (ko) * | 2003-07-22 | 2005-01-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
CN101286479A (zh) * | 2007-04-12 | 2008-10-15 | 茂德科技股份有限公司 | 动态随机存取记忆体的制作方法 |
KR20090001137A (ko) * | 2007-06-29 | 2009-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN113838850A (zh) | 2021-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11282841B2 (en) | Method of manufacturing semiconductor device including spacer | |
KR100431656B1 (ko) | 반도체 장치의 제조 방법 | |
KR100539272B1 (ko) | 반도체 장치 및 그 제조방법 | |
US7807569B2 (en) | Method of manufacturing a contact structure for a semiconductor device | |
JP2004228570A (ja) | 半導体装置及びその製造方法 | |
JP2006261708A (ja) | 自己整合コンタクトを有する半導体メモリ装置及びその製造方法 | |
US7312121B2 (en) | Method of manufacturing a semiconductor memory device | |
JP2010123961A (ja) | 半導体装置の配線構造物及びその形成方法 | |
KR100632938B1 (ko) | 커패시터를 구비하는 디램 소자 및 그 형성 방법 | |
US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
CN109427786B (zh) | 半导体存储装置及其制作工艺 | |
KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
US20230225103A1 (en) | Dram having isolation layer located between capacitor contact and the bit line structure for preventing short circuit | |
KR100807226B1 (ko) | 반도체 장치의 제조 방법 | |
CN113838850B (zh) | 动态随机存取存储器及其制造方法 | |
US20110248336A1 (en) | Semiconductor device and method of manufacturing the same | |
CN111524887A (zh) | 半导体装置及其制造方法 | |
US20070020844A1 (en) | Method for fabricating bit line of memory device | |
KR101557871B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR100576083B1 (ko) | 반도체 장치 및 그 제조방법 | |
TWI796913B (zh) | 具有空氣間隙的半導體裝置 | |
KR100861367B1 (ko) | 반도체 메모리소자의 캐패시터 형성방법 | |
KR20070111795A (ko) | 콘택 구조물 및 그 제조 방법 | |
KR20040059822A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
KR20070007491A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |