JPH08125141A - Ｄｒａｍセルコンタクトの構造及びその形成方法 - Google Patents
Ｄｒａｍセルコンタクトの構造及びその形成方法Info
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- JPH08125141A JPH08125141A JP6260432A JP26043294A JPH08125141A JP H08125141 A JPH08125141 A JP H08125141A JP 6260432 A JP6260432 A JP 6260432A JP 26043294 A JP26043294 A JP 26043294A JP H08125141 A JPH08125141 A JP H08125141A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルパターンを設計する際に、セルコ
ンタクトのパターンを、ワード線及びビット線のパター
ンとの合わせを無視して容易にレイアウトすることがで
きるＤＲＡＭセルコンタクトの構造及びその形成方法を
提供する。 【構成】 セルコンタクト４９のワード線２９及びビッ
ト線３５，３６にかかるようなパターンにおいても、ワ
ード線２９の側部はサイドウォール４５によって、ま
た、ワード線２９の上部はＳｉＯ2 膜２８によって、キ
ャパシタ下部電極４６と電気的な絶縁が保たれており、
また、ビット線３５，３６の側部はサイドウォール４０
によって、また、ビット線３５，３６の上部はＳｉＯ2
膜３７によって、キャパシタ下部電極４６と電気的な絶
縁が保たれている。
ンタクトのパターンを、ワード線及びビット線のパター
ンとの合わせを無視して容易にレイアウトすることがで
きるＤＲＡＭセルコンタクトの構造及びその形成方法を
提供する。 【構成】 セルコンタクト４９のワード線２９及びビッ
ト線３５，３６にかかるようなパターンにおいても、ワ
ード線２９の側部はサイドウォール４５によって、ま
た、ワード線２９の上部はＳｉＯ2 膜２８によって、キ
ャパシタ下部電極４６と電気的な絶縁が保たれており、
また、ビット線３５，３６の側部はサイドウォール４０
によって、また、ビット線３５，３６の上部はＳｉＯ2
膜３７によって、キャパシタ下部電極４６と電気的な絶
縁が保たれている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）素子に係り、特にＤ
ＲＡＭメモリセルにおいて、ＣＯＢ（Ｃａｐａｃｉｔｏ
ｒ ＯｖｅｒＢｉｔｌｉｎｅ）タイプのメモリセルのコ
ンタクトの製造方法に関するものである。
ク・ランダム・アクセス・メモリ）素子に係り、特にＤ
ＲＡＭメモリセルにおいて、ＣＯＢ（Ｃａｐａｃｉｔｏ
ｒ ＯｖｅｒＢｉｔｌｉｎｅ）タイプのメモリセルのコ
ンタクトの製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、１９８８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐｐ５９６〜５９９に開示されるものがあ
った。この文献に開示されるように、ＤＲＡＭのメモリ
セルとしては、ＣＯＢ構造がある。以下、ＣＯＢ構造に
ついて説明する。
例えば、１９８８ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ ｐｐ５９６〜５９９に開示されるものがあ
った。この文献に開示されるように、ＤＲＡＭのメモリ
セルとしては、ＣＯＢ構造がある。以下、ＣＯＢ構造に
ついて説明する。
【０００３】まず、ＣＯＢ構造以前のメモリセルにおい
ては、図８に示すように、多結晶Ｓｉからなるキャパシ
タ下部電極４ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなる
キャパシタの誘電膜４ｂ／多結晶Ｓｉからなるキャパシ
タ上部電極４ｃからなるキャパシタ４を、ワード線５の
上方、ビット線６の下方に形成していた。そのため、ビ
ット線６とスイッチングトランジスタを結ぶビットコン
タクトに対し、合わせ余裕を確保する必要があり、キャ
パシタ電極面積を、図８に示すように、小さくせざるを
得なかった。なお、図８及び図９において、１はＳｉ基
板、２は拡散層、３はパッド電極、７、８及び９は絶縁
膜である。
ては、図８に示すように、多結晶Ｓｉからなるキャパシ
タ下部電極４ａ／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなる
キャパシタの誘電膜４ｂ／多結晶Ｓｉからなるキャパシ
タ上部電極４ｃからなるキャパシタ４を、ワード線５の
上方、ビット線６の下方に形成していた。そのため、ビ
ット線６とスイッチングトランジスタを結ぶビットコン
タクトに対し、合わせ余裕を確保する必要があり、キャ
パシタ電極面積を、図８に示すように、小さくせざるを
得なかった。なお、図８及び図９において、１はＳｉ基
板、２は拡散層、３はパッド電極、７、８及び９は絶縁
膜である。
【０００４】それに対し、ＣＯＢ構造は、図１０に示す
ように、多結晶Ｓｉからなるキャパシタ下部電極１３ａ
／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘
電膜１３ｂ／多結晶Ｓｉからなるキャパシタ上部電極１
３ｃからなるキャパシタ１３を、ビット線１５の上方に
形成するため、図１１に示すように、ビットコンタクト
との合わせ余裕が必要なくなり、キャパシタ電極面積
を、リソグラフィの限界によって決まる最大の大きさま
で拡げることが可能となる。なお、図１０及び図１１に
おいて、１１はＳｉ基板、１２は拡散層、１４はワード
線、１６及び１７は絶縁膜、１８はセルコンタクトであ
る。
ように、多結晶Ｓｉからなるキャパシタ下部電極１３ａ
／ＳｉＯ2 −ＳｉＮ−ＳｉＯ2 からなるキャパシタの誘
電膜１３ｂ／多結晶Ｓｉからなるキャパシタ上部電極１
３ｃからなるキャパシタ１３を、ビット線１５の上方に
形成するため、図１１に示すように、ビットコンタクト
との合わせ余裕が必要なくなり、キャパシタ電極面積
を、リソグラフィの限界によって決まる最大の大きさま
で拡げることが可能となる。なお、図１０及び図１１に
おいて、１１はＳｉ基板、１２は拡散層、１４はワード
線、１６及び１７は絶縁膜、１８はセルコンタクトであ
る。
【０００５】以上のメリットにより、ＣＯＢ構造は１６
Ｍb 以降のＤＲＡＭにおいて、広く採用されるようにな
った。
Ｍb 以降のＤＲＡＭにおいて、広く採用されるようにな
った。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＣＯＢ構造においては、キャパシタとスイッチ
ングトランジスタを結ぶセルコンタクト１８を開孔する
際に、ワード線１４、ビット線１５の両方に対して合わ
せ余裕を確保する必要が生じる。特に、２５６Ｍb 以降
の超微細セルにおいては、この問題が顕在化してくる。
２５６Ｍb ＤＲＡＭを例にとって説明する。
た従来のＣＯＢ構造においては、キャパシタとスイッチ
ングトランジスタを結ぶセルコンタクト１８を開孔する
際に、ワード線１４、ビット線１５の両方に対して合わ
せ余裕を確保する必要が生じる。特に、２５６Ｍb 以降
の超微細セルにおいては、この問題が顕在化してくる。
２５６Ｍb ＤＲＡＭを例にとって説明する。
【０００７】ここで、メモリセルサイズを０．６×１．
２μｍ2 、デザインルールを０．２５μｍと仮定して、
パターン図を書くと、図１２に示すように、セルコンタ
クト１８のワード線１４に対する余裕は、０．０７５μ
ｍ、ビット線１５に対する余裕は０．０５μｍとなり、
もはやリソグラフィの合わせ精度の限界を超えた値とな
る。
２μｍ2 、デザインルールを０．２５μｍと仮定して、
パターン図を書くと、図１２に示すように、セルコンタ
クト１８のワード線１４に対する余裕は、０．０７５μ
ｍ、ビット線１５に対する余裕は０．０５μｍとなり、
もはやリソグラフィの合わせ精度の限界を超えた値とな
る。
【０００８】本発明は、上記問題点を除去し、メモリセ
ルパターンを設計する際に、セルコンタクトのパターン
を、ワード線及びビット線のパターンとの合わせを無視
して容易にレイアウトすることができるＤＲＡＭセルコ
ンタクトの構造及びその形成方法を提供することを目的
とする。
ルパターンを設計する際に、セルコンタクトのパターン
を、ワード線及びビット線のパターンとの合わせを無視
して容易にレイアウトすることができるＤＲＡＭセルコ
ンタクトの構造及びその形成方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）ＤＲＡＭセルコンタクトのパターンがワード線、
ビット線にかかるようなパターンレイアウトにおいて、
ワード線の側部は酸化膜サイドウォールによって、ワー
ド線の上部は酸化膜によってそれぞれキャパシタ下部電
極と電気的に絶縁が保たれ、ビット線の側部は酸化膜サ
イドウォールによって、ビット線の上部は酸化膜によっ
てそれぞれキャパシタ下部電極と電気的に絶縁が保たれ
るようにしたものである。
成するために、 （１）ＤＲＡＭセルコンタクトのパターンがワード線、
ビット線にかかるようなパターンレイアウトにおいて、
ワード線の側部は酸化膜サイドウォールによって、ワー
ド線の上部は酸化膜によってそれぞれキャパシタ下部電
極と電気的に絶縁が保たれ、ビット線の側部は酸化膜サ
イドウォールによって、ビット線の上部は酸化膜によっ
てそれぞれキャパシタ下部電極と電気的に絶縁が保たれ
るようにしたものである。
【００１０】（２）ＤＲＡＭセルコンタクトの形成方法
において、第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生
成し、この複合膜でワード線のパターンを形成する工程
と、その上に第２のＳｉＯ2 膜を生成する工程と、その
上に第１のＳｉＮ膜を生成する工程と、第１のＢＰＳＧ
膜を生成し、フローを行う工程と、不純物がドープされ
た第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、
第２のＳｉＮ膜を順次生成し、この複合膜でビット線の
パターンを形成する工程と、その上に第４のＳｉＯ2 膜
を生成し、異方性エッチングによりビット線の側部に第
１のサイドウォールを形成する工程と、その上に第３の
ＳｉＮ膜を生成し、異方性エッチングにより第２のサイ
ドウォールを形成する工程と、第２のＢＰＳＧ膜を生成
し、ドライＮ2 雰囲気にてＢＰＳＧフローを行う工程
と、セルコンタクトのレジストパターンを形成する工程
と、ＢＰＳＧとＳｉＮとの高選択比エッチングにて前記
第１及び第２のＢＰＳＧ膜をエッチングする工程と、Ｓ
ｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の
ＳｉＮ膜、第２のＳｉＮ膜及び第２のサイドウォールを
エッチングする工程と、異方性エッチングによりワード
線の側部に第３のサイドウォールを形成するとともに前
記第２のＳｉＯ2 膜をエッチングしコンタクトをとる工
程とを施すようにしたものである。
において、第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生
成し、この複合膜でワード線のパターンを形成する工程
と、その上に第２のＳｉＯ2 膜を生成する工程と、その
上に第１のＳｉＮ膜を生成する工程と、第１のＢＰＳＧ
膜を生成し、フローを行う工程と、不純物がドープされ
た第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、
第２のＳｉＮ膜を順次生成し、この複合膜でビット線の
パターンを形成する工程と、その上に第４のＳｉＯ2 膜
を生成し、異方性エッチングによりビット線の側部に第
１のサイドウォールを形成する工程と、その上に第３の
ＳｉＮ膜を生成し、異方性エッチングにより第２のサイ
ドウォールを形成する工程と、第２のＢＰＳＧ膜を生成
し、ドライＮ2 雰囲気にてＢＰＳＧフローを行う工程
と、セルコンタクトのレジストパターンを形成する工程
と、ＢＰＳＧとＳｉＮとの高選択比エッチングにて前記
第１及び第２のＢＰＳＧ膜をエッチングする工程と、Ｓ
ｉＮとＢＰＳＧとの高選択比エッチングにて前記第１の
ＳｉＮ膜、第２のＳｉＮ膜及び第２のサイドウォールを
エッチングする工程と、異方性エッチングによりワード
線の側部に第３のサイドウォールを形成するとともに前
記第２のＳｉＯ2 膜をエッチングしコンタクトをとる工
程とを施すようにしたものである。
【００１１】（３）ＤＲＡＭセルコンタクトの形成方法
において、第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生
成し、この複合膜でワード線のパターンを形成する工程
と、その上に第２のＳｉＯ2 膜を生成する工程と、その
上に第１のＳｉＮ膜を生成する工程と、第１のＢＰＳＧ
膜を生成し、フローを行う工程と、不純物がドープされ
た第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、
第２のＳｉＮ膜を順次生成し、この複合膜でビット線の
パターンを形成する工程と、その上に第４のＳｉＯ2 膜
を生成し、異方性エッチングによりビット線の側部に第
１のサイドウォールを形成する工程と、その上に第３の
ＳｉＮ膜を生成し、異方性エッチングにより第２のサイ
ドウォールを形成する工程と、この第２のサイドウォー
ル及び前記第２のＳｉＮ膜をマスクとし、ＢＰＳＧ／Ｓ
ｉＮ高選択比エッチングにて前記第１のＢＰＳＧ膜をエ
ッチングする工程と、その上に、第４のＳｉＮ膜、第２
のＢＰＳＧを順次生成し、ウェットＯ2 雰囲気にてＢＰ
ＳＧフローを行う工程と、セルコンタクトのレジストパ
ターンを形成する工程と、ＢＰＳＧとＳｉＮとの高選択
比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッ
チングする工程と、ＳｉＮとＢＰＳＧとの高選択比エッ
チングにて前記第１のＳｉＮ膜、第２のＳｉＮ膜及び第
２のサイドウォールをエッチングする工程と、異方性エ
ッチングによりワード線の側部に第３のサイドウォール
を形成するとともに前記第２のＳｉＯ 2 膜をエッチング
しコンタクトをとる工程とを施すようにしたものであ
る。
において、第１の多結晶Ｓｉ上に第１のＳｉＯ2 膜を生
成し、この複合膜でワード線のパターンを形成する工程
と、その上に第２のＳｉＯ2 膜を生成する工程と、その
上に第１のＳｉＮ膜を生成する工程と、第１のＢＰＳＧ
膜を生成し、フローを行う工程と、不純物がドープされ
た第２の多結晶Ｓｉ膜、ＷＳｉ膜、第３のＳｉＯ2 膜、
第２のＳｉＮ膜を順次生成し、この複合膜でビット線の
パターンを形成する工程と、その上に第４のＳｉＯ2 膜
を生成し、異方性エッチングによりビット線の側部に第
１のサイドウォールを形成する工程と、その上に第３の
ＳｉＮ膜を生成し、異方性エッチングにより第２のサイ
ドウォールを形成する工程と、この第２のサイドウォー
ル及び前記第２のＳｉＮ膜をマスクとし、ＢＰＳＧ／Ｓ
ｉＮ高選択比エッチングにて前記第１のＢＰＳＧ膜をエ
ッチングする工程と、その上に、第４のＳｉＮ膜、第２
のＢＰＳＧを順次生成し、ウェットＯ2 雰囲気にてＢＰ
ＳＧフローを行う工程と、セルコンタクトのレジストパ
ターンを形成する工程と、ＢＰＳＧとＳｉＮとの高選択
比エッチングにて前記第１及び第２のＢＰＳＧ膜をエッ
チングする工程と、ＳｉＮとＢＰＳＧとの高選択比エッ
チングにて前記第１のＳｉＮ膜、第２のＳｉＮ膜及び第
２のサイドウォールをエッチングする工程と、異方性エ
ッチングによりワード線の側部に第３のサイドウォール
を形成するとともに前記第２のＳｉＯ 2 膜をエッチング
しコンタクトをとる工程とを施すようにしたものであ
る。
【００１２】
（１）請求項１及び２記載のＤＲＡＭセルコンタクトの
構造又は形成方法によれば、セルコンタクト（４９，１
５０）のワード線（２９，１２９）及びビット線（３
５，３６；１３５，１３６）にかかるようなパターンに
おいても、ワード線（２９，１２９）の側部はサイドウ
ォール（４５，１４６）によって、また、ワード線（２
９，１２９）の上部はＳｉＯ2 膜（２８，１２８）によ
って、キャパシタ下部電極（４６，１４７）と電気的な
絶縁が保たれており、また、ビット線（３５，３６；１
３５，１３６）の側部はサイドウォール（４０，１４
０）によって、また、ビット線（３５，３６；１３５，
１３６）の上部はＳｉＯ2 膜（３７，１３７）によっ
て、キャパシタ下部電極（４６，１４７）と電気的な絶
縁が保たれているので、ＤＲＡＭのメモリセルの正常な
動作が得られる。
構造又は形成方法によれば、セルコンタクト（４９，１
５０）のワード線（２９，１２９）及びビット線（３
５，３６；１３５，１３６）にかかるようなパターンに
おいても、ワード線（２９，１２９）の側部はサイドウ
ォール（４５，１４６）によって、また、ワード線（２
９，１２９）の上部はＳｉＯ2 膜（２８，１２８）によ
って、キャパシタ下部電極（４６，１４７）と電気的な
絶縁が保たれており、また、ビット線（３５，３６；１
３５，１３６）の側部はサイドウォール（４０，１４
０）によって、また、ビット線（３５，３６；１３５，
１３６）の上部はＳｉＯ2 膜（３７，１３７）によっ
て、キャパシタ下部電極（４６，１４７）と電気的な絶
縁が保たれているので、ＤＲＡＭのメモリセルの正常な
動作が得られる。
【００１３】したがって、メモリセルパターンを設計す
る際に、セルコンタクトのパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。 （２）請求項３記載のＤＲＡＭセルコンタクトの形成方
法によれば、特に、図１６（ｂ）に示すように、ＳｉＮ
膜（１４３）の存在により、ＢＰＳＧ膜（１４４）のウ
ェットＯ2 雰囲気でのフロー化が可能となり、上記
（１）のドライ・フローに比べ、プロセスを低温化で
き、トランジスタ等の素子特性にマージンを持たせるこ
とができる。
る際に、セルコンタクトのパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。 （２）請求項３記載のＤＲＡＭセルコンタクトの形成方
法によれば、特に、図１６（ｂ）に示すように、ＳｉＮ
膜（１４３）の存在により、ＢＰＳＧ膜（１４４）のウ
ェットＯ2 雰囲気でのフロー化が可能となり、上記
（１）のドライ・フローに比べ、プロセスを低温化で
き、トランジスタ等の素子特性にマージンを持たせるこ
とができる。
【００１４】また、ドライ・フローと同じ温度で、ウェ
ット・フローを行えば、ＢＰＳＧ膜（１４４）の表面平
坦度が向上することになり、セルコンタクト、キャパシ
タ下部電極等の後工程のパターニング特性にマージンを
持たせることができる。
ット・フローを行えば、ＢＰＳＧ膜（１４４）の表面平
坦度が向上することになり、セルコンタクト、キャパシ
タ下部電極等の後工程のパターニング特性にマージンを
持たせることができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１実施例を示すＤＲ
ＡＭ素子のセルパターン図、図２はそのＤＲＡＭセルの
コンタクト部の断面図、図３〜図６は本発明の第１実施
例を示すＤＲＡＭセルのコンタクト部の製造工程断面図
であり、左側に示される図３（ａ−１）から図６（ｂ−
１）までは、図１のＡ−Ａ線断面図、右側に示される図
３（ａ−２）から図６（ｂ−２）までは、図１のＢ−Ｂ
線断面図である。
ながら説明する。図１は本発明の第１実施例を示すＤＲ
ＡＭ素子のセルパターン図、図２はそのＤＲＡＭセルの
コンタクト部の断面図、図３〜図６は本発明の第１実施
例を示すＤＲＡＭセルのコンタクト部の製造工程断面図
であり、左側に示される図３（ａ−１）から図６（ｂ−
１）までは、図１のＡ−Ａ線断面図、右側に示される図
３（ａ−２）から図６（ｂ−２）までは、図１のＢ−Ｂ
線断面図である。
【００１６】以下、本発明の実施例を示すＤＲＡＭ素子
の製造方法について説明する。 （１）まず、図３（ａ）に示すように、ＬＯＣＯＳ法に
よって、能動領域２２、分離領域２３（選択酸化膜２５
による）が形成されたＰ型Ｓｉ基板２１上に、熱酸化法
により、ゲート酸化膜２４（７０Å）、ＬＰ−ＣＶＤ法
により、多結晶Ｓｉ膜２６（２０００Å）（第１の多結
晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散に
より、多結晶Ｓｉ膜２６中にリンを拡散させた後、ＣＶ
Ｄ法により第１のＳｉＯ2 膜２７（１０００Å程度）
（第１の酸化膜）を生成する。
の製造方法について説明する。 （１）まず、図３（ａ）に示すように、ＬＯＣＯＳ法に
よって、能動領域２２、分離領域２３（選択酸化膜２５
による）が形成されたＰ型Ｓｉ基板２１上に、熱酸化法
により、ゲート酸化膜２４（７０Å）、ＬＰ−ＣＶＤ法
により、多結晶Ｓｉ膜２６（２０００Å）（第１の多結
晶Ｓｉ膜）を生成する。その後、ＰＯＣｌ3 気相拡散に
より、多結晶Ｓｉ膜２６中にリンを拡散させた後、ＣＶ
Ｄ法により第１のＳｉＯ2 膜２７（１０００Å程度）
（第１の酸化膜）を生成する。
【００１７】（２）次に、図３（ｂ）に示すように、リ
ソグラフィエッチングにより、ホトレジストをマスクと
して、ＳｉＯ2 膜２７のパターニングを行い、更に、そ
のパターニングされたＳｉＯ2 膜２８をマスクとして、
多結晶Ｓｉ膜２６をパターニングし、ワード線２９を形
成する。 （３）次に、図３（ｃ）に示すように、ＣＶＤ法によ
り、ＳｉＯ2 膜３０（第２の酸化膜）を５００Å程度生
成した後、リンイオンをイオン注入し、熱処理を施し、
Ｎ型不純物層３１を形成する。
ソグラフィエッチングにより、ホトレジストをマスクと
して、ＳｉＯ2 膜２７のパターニングを行い、更に、そ
のパターニングされたＳｉＯ2 膜２８をマスクとして、
多結晶Ｓｉ膜２６をパターニングし、ワード線２９を形
成する。 （３）次に、図３（ｃ）に示すように、ＣＶＤ法によ
り、ＳｉＯ2 膜３０（第２の酸化膜）を５００Å程度生
成した後、リンイオンをイオン注入し、熱処理を施し、
Ｎ型不純物層３１を形成する。
【００１８】（４）次に、図３（ｄ）に示すように、Ｌ
Ｐ−ＣＶＤ法により、ＳｉＮ膜３２（第１の窒化膜）を
５００〜１０００Å程度生成し、更に、ＣＶＤ法によ
り、ＢＰＳＧ膜３３（第１のＢＰＳＧ膜）を数１０００
Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニー
ルし、ＢＰＳＧ膜３３をフローさせる。更に、ＬＰ−Ｃ
ＶＤ法にて、ＳｉＮ膜３４を数１００Å生成する。
Ｐ−ＣＶＤ法により、ＳｉＮ膜３２（第１の窒化膜）を
５００〜１０００Å程度生成し、更に、ＣＶＤ法によ
り、ＢＰＳＧ膜３３（第１のＢＰＳＧ膜）を数１０００
Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にてアニー
ルし、ＢＰＳＧ膜３３をフローさせる。更に、ＬＰ−Ｃ
ＶＤ法にて、ＳｉＮ膜３４を数１００Å生成する。
【００１９】（５）次に、図３（ｅ）に示すように、ホ
トリソエッチングにより、ビットコンタクト（図示な
し）を形成した後、多結晶Ｓｉ膜３５（第２の多結晶Ｓ
ｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成
し、更に、リンイオンをイオン注入する。次に、スパッ
タ法により、ＷＳｉ膜３６を１０００〜２０００Å程度
生成する。更に、ＣＶＤ法によりＳｉＯ2 膜３７（第３
の酸化膜）を１０００Å生成する。このＳｉＯ2 膜３７
の膜厚は、必ずＳｉＯ2 膜３０より厚くする。更に、Ｌ
Ｐ−ＣＶＤ法により、ＳｉＮ膜３８（第２の窒化膜）を
１０００〜２０００Å生成する。
トリソエッチングにより、ビットコンタクト（図示な
し）を形成した後、多結晶Ｓｉ膜３５（第２の多結晶Ｓ
ｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成
し、更に、リンイオンをイオン注入する。次に、スパッ
タ法により、ＷＳｉ膜３６を１０００〜２０００Å程度
生成する。更に、ＣＶＤ法によりＳｉＯ2 膜３７（第３
の酸化膜）を１０００Å生成する。このＳｉＯ2 膜３７
の膜厚は、必ずＳｉＯ2 膜３０より厚くする。更に、Ｌ
Ｐ−ＣＶＤ法により、ＳｉＮ膜３８（第２の窒化膜）を
１０００〜２０００Å生成する。
【００２０】（６）次に、図４（ａ）に示すように、リ
ソグラフィエッチングにより、ＳｉＮ膜３８、ＳｉＯ2
膜３７、ＷＳｉ膜３６、多結晶Ｓｉ膜３５をパターニン
グし、ビット線を形成する。次に、ＣＶＤ法により、Ｓ
ｉＯ2 膜３９（第４の酸化膜）を１０００Å程度生成す
る。 （７）次に、図４（ｂ）に示すように、異方性エッチン
グにより、ＳｉＯ2 膜３９をエッチバックし、ビット線
の側壁にサイドウォール４０（第１のサイドウォール）
を形成する。この時、ＳｉＮ膜３４があるため、ＢＰＳ
Ｇ膜３３はエッチングされない。次に、ＬＰ−ＣＶＤ法
により、ＳｉＮ膜４１（第３の窒化膜）を１０００Å程
度生成する。
ソグラフィエッチングにより、ＳｉＮ膜３８、ＳｉＯ2
膜３７、ＷＳｉ膜３６、多結晶Ｓｉ膜３５をパターニン
グし、ビット線を形成する。次に、ＣＶＤ法により、Ｓ
ｉＯ2 膜３９（第４の酸化膜）を１０００Å程度生成す
る。 （７）次に、図４（ｂ）に示すように、異方性エッチン
グにより、ＳｉＯ2 膜３９をエッチバックし、ビット線
の側壁にサイドウォール４０（第１のサイドウォール）
を形成する。この時、ＳｉＮ膜３４があるため、ＢＰＳ
Ｇ膜３３はエッチングされない。次に、ＬＰ−ＣＶＤ法
により、ＳｉＮ膜４１（第３の窒化膜）を１０００Å程
度生成する。
【００２１】（８）次いで、図４（ｃ）に示すように、
異方性エッチングにより、ＳｉＮ膜４１をエッチバック
し、ビット線の側壁にサイドウォール４２（第２のサイ
ドウォール）を形成する。この時、エッチング量をＳｉ
Ｎ膜４１（１０００Å）より多くし、なおかつ、ＳｉＮ
膜４１＋ＳｉＮ膜３８（１０００＋１０００〜２０００
Å）以下とすることにより、ビット線上にＳｉＮ膜３８
を残すようにする。ここで、ＳｉＮ膜３４の不要部はエ
ッチングされ、ビット線の部分だけにＳｉＮ膜３４が残
る。次いで、ＣＶＤ法により、ＢＰＳＧ膜４３を数１０
００Å生成し、Ｎ2 雰囲気中で熱処理を施し、ＢＰＳＧ
膜４３をフローさせる。
異方性エッチングにより、ＳｉＮ膜４１をエッチバック
し、ビット線の側壁にサイドウォール４２（第２のサイ
ドウォール）を形成する。この時、エッチング量をＳｉ
Ｎ膜４１（１０００Å）より多くし、なおかつ、ＳｉＮ
膜４１＋ＳｉＮ膜３８（１０００＋１０００〜２０００
Å）以下とすることにより、ビット線上にＳｉＮ膜３８
を残すようにする。ここで、ＳｉＮ膜３４の不要部はエ
ッチングされ、ビット線の部分だけにＳｉＮ膜３４が残
る。次いで、ＣＶＤ法により、ＢＰＳＧ膜４３を数１０
００Å生成し、Ｎ2 雰囲気中で熱処理を施し、ＢＰＳＧ
膜４３をフローさせる。
【００２２】（９）次に、図５（ａ）に示すように、リ
ソグラフィにより、セルコンタクトのレジストパターン
４４を形成する。ＢＰＳＧ膜のエッチングレートが、Ｓ
ｉＮ膜のレートに対し大きく（２０以上）なるエッチン
グ条件において、ＢＰＳＧ膜４３及び３３をエッチング
する。 （１０）次いで、図５（ｂ）に示すように、ＳｉＮ膜の
エッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件
で、ＳｉＮ膜３２、ＳｉＮ膜３８及びサイドウォール４
２をエッチングする。
ソグラフィにより、セルコンタクトのレジストパターン
４４を形成する。ＢＰＳＧ膜のエッチングレートが、Ｓ
ｉＮ膜のレートに対し大きく（２０以上）なるエッチン
グ条件において、ＢＰＳＧ膜４３及び３３をエッチング
する。 （１０）次いで、図５（ｂ）に示すように、ＳｉＮ膜の
エッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件
で、ＳｉＮ膜３２、ＳｉＮ膜３８及びサイドウォール４
２をエッチングする。
【００２３】（１１）次いで、図５（ｃ）に示すよう
に、ＳｉＯ2 膜３０をエッチングし、サイドウォール４
５（第３のサイドウォール）を形成する。この時のエッ
チング量を、ＳｉＯ2 膜３０の膜厚（５００Å）以上、
ＳｉＯ2 膜３７の膜厚（１０００Å）とすることで、ビ
ット線上にはＳｉＯ2 膜３７が残る。 （１２）次に、図６（ａ）に示すように、レジストパタ
ーン４４を除去した後、キャパシタ下部電極となる多結
晶Ｓｉ膜４６をＬＰ−ＣＶＤ法により生成し、ヒ素イオ
ンを注入する。
に、ＳｉＯ2 膜３０をエッチングし、サイドウォール４
５（第３のサイドウォール）を形成する。この時のエッ
チング量を、ＳｉＯ2 膜３０の膜厚（５００Å）以上、
ＳｉＯ2 膜３７の膜厚（１０００Å）とすることで、ビ
ット線上にはＳｉＯ2 膜３７が残る。 （１２）次に、図６（ａ）に示すように、レジストパタ
ーン４４を除去した後、キャパシタ下部電極となる多結
晶Ｓｉ膜４６をＬＰ−ＣＶＤ法により生成し、ヒ素イオ
ンを注入する。
【００２４】（１３）次に、図６（ｂ）に示すように、
多結晶Ｓｉ膜４６をパターニングした後、キャパシタの
誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜４７、キャパシタ
上部電極となる多結晶Ｓｉ膜４８を生成する。このよう
にして、セルコンタクト４９が形成される。 次に、図２を用いて本発明のＤＲＡＭセルコンタクトの
構造を説明する。
多結晶Ｓｉ膜４６をパターニングした後、キャパシタの
誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜４７、キャパシタ
上部電極となる多結晶Ｓｉ膜４８を生成する。このよう
にして、セルコンタクト４９が形成される。 次に、図２を用いて本発明のＤＲＡＭセルコンタクトの
構造を説明する。
【００２５】この図に示すように、セルコンタクト４９
の開口部が、多結晶Ｓｉ膜よりなるワード線２９、及び
多結晶Ｓｉ膜３５とＷＳｉ膜３６よりなるビット線にか
かって開口されている場合においても、ワード線２９の
側部はサイドウォール４５によって、また、ワード線２
９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電
極４６と電気的に絶縁がなされている。
の開口部が、多結晶Ｓｉ膜よりなるワード線２９、及び
多結晶Ｓｉ膜３５とＷＳｉ膜３６よりなるビット線にか
かって開口されている場合においても、ワード線２９の
側部はサイドウォール４５によって、また、ワード線２
９の上部はＳｉＯ2 膜２８によって、キャパシタ下部電
極４６と電気的に絶縁がなされている。
【００２６】また、ビット線の側部はサイドウォール４
０により、また、ビット線の上部はＳｉＯ2 膜３７によ
って、同じくキャパシタ下部電極４６と電気的に絶縁が
なされている。以上のように、第１実施例によれば、セ
ルコンタクト４９のワード線２９及びビット線（３５，
３６）にかかるようなパターンにおいても、ワード線２
９の側部はサイドウォール４５で、また、ワード線２９
の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極
４６と電気的な絶縁が保たれており、また、ビット線
（３５，３６）の側部はサイドウォール４０により、ま
た、ビット線（３５，３６）の上部はＳｉＯ2 膜３７に
よって、キャパシタ下部電極４６と電気的な絶縁が保た
れているので、ＤＲＡＭのメモリセルの正常な動作が得
られる。
０により、また、ビット線の上部はＳｉＯ2 膜３７によ
って、同じくキャパシタ下部電極４６と電気的に絶縁が
なされている。以上のように、第１実施例によれば、セ
ルコンタクト４９のワード線２９及びビット線（３５，
３６）にかかるようなパターンにおいても、ワード線２
９の側部はサイドウォール４５で、また、ワード線２９
の上部はＳｉＯ2 膜２８によって、キャパシタ下部電極
４６と電気的な絶縁が保たれており、また、ビット線
（３５，３６）の側部はサイドウォール４０により、ま
た、ビット線（３５，３６）の上部はＳｉＯ2 膜３７に
よって、キャパシタ下部電極４６と電気的な絶縁が保た
れているので、ＤＲＡＭのメモリセルの正常な動作が得
られる。
【００２７】従って、メモリセルパターンを設計する際
に、セルコンタクト４９のパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。図７は本
発明の第１実施例を示すＤＲＡＭセルの断面図であり、
図１のＣ−Ｃ線断面図である。
に、セルコンタクト４９のパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。図７は本
発明の第１実施例を示すＤＲＡＭセルの断面図であり、
図１のＣ−Ｃ線断面図である。
【００２８】以下、このＤＲＡＭセルの動作を説明す
る。この図に示すように、ＤＲＡＭセルは、ワード線２
９、Ｎ型不純物層３１よりなるスイッチングトランジス
タと、多結晶Ｓｉ膜３５、ＷＳｉ膜３６よりなるビット
線と、多結晶Ｓｉ膜からなるキャパシタ下部電極４６、
ＳｉＯ2 ／ＳｉＮ複合膜４７、多結晶Ｓｉ膜からなるキ
ャパシタ上部電極４８よりなるキャパシタとで構成され
る。
る。この図に示すように、ＤＲＡＭセルは、ワード線２
９、Ｎ型不純物層３１よりなるスイッチングトランジス
タと、多結晶Ｓｉ膜３５、ＷＳｉ膜３６よりなるビット
線と、多結晶Ｓｉ膜からなるキャパシタ下部電極４６、
ＳｉＯ2 ／ＳｉＮ複合膜４７、多結晶Ｓｉ膜からなるキ
ャパシタ上部電極４８よりなるキャパシタとで構成され
る。
【００２９】また、スイッチングトランジスタと、ビッ
ト線、キャパシタはそれぞれビットコンタクト５０、セ
ルコンタクト４９により接続されている。書き込み動作
の場合、書き込む情報が“１”か“０”かによって、ビ
ット線の電位を“Ｈｉｇｈ”レベル（Ｖｃｃ）か“Ｌｏ
ｗ”レベル（Ｖｓｓ）に固定した後、スイッチングトラ
ンジスタのゲート電極に正電位を印加し、スイッチング
トランジスタをＯＮとして、キャパシタ下部電極４６の
電位をビット線と同電位にする。スイッチングトランジ
スタをＯＦＦとすることで、キャパシタには“１”また
は“０”の情報が蓄えられる。
ト線、キャパシタはそれぞれビットコンタクト５０、セ
ルコンタクト４９により接続されている。書き込み動作
の場合、書き込む情報が“１”か“０”かによって、ビ
ット線の電位を“Ｈｉｇｈ”レベル（Ｖｃｃ）か“Ｌｏ
ｗ”レベル（Ｖｓｓ）に固定した後、スイッチングトラ
ンジスタのゲート電極に正電位を印加し、スイッチング
トランジスタをＯＮとして、キャパシタ下部電極４６の
電位をビット線と同電位にする。スイッチングトランジ
スタをＯＦＦとすることで、キャパシタには“１”また
は“０”の情報が蓄えられる。
【００３０】次に、読み出し動作の場合は、ビット線の
電位を“１”と“０”の中間レベル（１／２Ｖｃｃ）に
した後、スイッチングトランジスタをＯＮにする。キャ
パシタ下部電極４６に蓄えられている情報“１”または
“０”に従い、ビット線の電位は１／２Ｖｃｃより、高
くあるいは低く変化する。この電位と１／２Ｖｃｃとの
差をセンスアンプにより増幅し、“１”または“０”の
情報を読み出す。
電位を“１”と“０”の中間レベル（１／２Ｖｃｃ）に
した後、スイッチングトランジスタをＯＮにする。キャ
パシタ下部電極４６に蓄えられている情報“１”または
“０”に従い、ビット線の電位は１／２Ｖｃｃより、高
くあるいは低く変化する。この電位と１／２Ｖｃｃとの
差をセンスアンプにより増幅し、“１”または“０”の
情報を読み出す。
【００３１】次に、本発明の第２実施例について説明す
る。図１３は本発明の第２実施例を示すＤＲＡＭ素子の
セルパターン図、図１４〜図１８は本発明の第２実施例
を示すＤＲＡＭセルのコンタクト部の製造工程断面図で
あり、左側に示される図１４（ａ−１）から図１８（ｂ
−１）までは、図１３のＡ−Ａ線断面図、右側に示され
る図１４（ａ−２）から図１８（ｂ−２）までは、図１
３のＢ−Ｂ線断面図である。なお、上記した第１実施例
と図４（ｂ）工程までは同一工程であるが、省略しない
で説明する。
る。図１３は本発明の第２実施例を示すＤＲＡＭ素子の
セルパターン図、図１４〜図１８は本発明の第２実施例
を示すＤＲＡＭセルのコンタクト部の製造工程断面図で
あり、左側に示される図１４（ａ−１）から図１８（ｂ
−１）までは、図１３のＡ−Ａ線断面図、右側に示され
る図１４（ａ−２）から図１８（ｂ−２）までは、図１
３のＢ−Ｂ線断面図である。なお、上記した第１実施例
と図４（ｂ）工程までは同一工程であるが、省略しない
で説明する。
【００３２】（１）まず、図１４（ａ）に示すように、
ＬＯＣＯＳ法によって、能動領域１２２、分離領域１２
３（選択酸化膜１２５を形成）が形成されたＰ型Ｓｉ基
板１２１上に、熱酸化法により、ゲート酸化膜１２４
（７０Å）、ＬＰ−ＣＶＤ法により、多結晶Ｓｉ膜１２
６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。
その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜１２
６中にリンを拡散させた後、ＣＶＤ法によりＳｉＯ2 膜
１２７（１０００Å程度）（第１の酸化膜）を生成す
る。
ＬＯＣＯＳ法によって、能動領域１２２、分離領域１２
３（選択酸化膜１２５を形成）が形成されたＰ型Ｓｉ基
板１２１上に、熱酸化法により、ゲート酸化膜１２４
（７０Å）、ＬＰ−ＣＶＤ法により、多結晶Ｓｉ膜１２
６（２０００Å）（第１の多結晶Ｓｉ膜）を生成する。
その後、ＰＯＣｌ3 気相拡散により、多結晶Ｓｉ膜１２
６中にリンを拡散させた後、ＣＶＤ法によりＳｉＯ2 膜
１２７（１０００Å程度）（第１の酸化膜）を生成す
る。
【００３３】（２）次に、図１４（ｂ）に示すように、
リソグラフィエッチングにより、ホトレジストをマスク
として、ＳｉＯ2 膜１２７のパターニングを行い、更
に、そのパターニングされたＳｉＯ2 膜１２８をマスク
として、多結晶Ｓｉ膜１２６をパターニングし、ワード
線１２９を形成する。 （３）次いで、図１４（ｃ）に示すように、ＣＶＤ法に
より、ＳｉＯ2 膜１３０（第２の酸化膜）を５００Å程
度生成した後、リンイオンをイオン注入し、熱処理を施
し、Ｎ型不純物層１３１を形成する。
リソグラフィエッチングにより、ホトレジストをマスク
として、ＳｉＯ2 膜１２７のパターニングを行い、更
に、そのパターニングされたＳｉＯ2 膜１２８をマスク
として、多結晶Ｓｉ膜１２６をパターニングし、ワード
線１２９を形成する。 （３）次いで、図１４（ｃ）に示すように、ＣＶＤ法に
より、ＳｉＯ2 膜１３０（第２の酸化膜）を５００Å程
度生成した後、リンイオンをイオン注入し、熱処理を施
し、Ｎ型不純物層１３１を形成する。
【００３４】（４）次に、図１４（ｄ）に示すように、
ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３２（第１の窒化
膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法
により、ＢＰＳＧ膜１３３（第１のＢＰＳＧ膜）を数１
０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にて
アニールし、ＢＰＳＧ膜１３３をフローさせる。更に、
ＬＰ−ＣＶＤ法にて、ＳｉＮ膜１３４を数１００Å生成
する。
ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３２（第１の窒化
膜）を５００〜１０００Å程度生成し、更に、ＣＶＤ法
により、ＢＰＳＧ膜１３３（第１のＢＰＳＧ膜）を数１
０００Å生成し、Ｎ2 あるいはＮ2 ＋Ｏ2 雰囲気中にて
アニールし、ＢＰＳＧ膜１３３をフローさせる。更に、
ＬＰ−ＣＶＤ法にて、ＳｉＮ膜１３４を数１００Å生成
する。
【００３５】（５）次に、図１４（ｅ）に示すように、
ホトリソエッチングにより、ビットコンタクト（図示な
し）を形成した後、多結晶Ｓｉ膜１３５（第２の多結晶
Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成
し、更に、リンイオンをイオン注入する。次に、スパッ
タ法により、ＷＳｉ膜１３６を１０００〜２０００Å程
度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜１３７
（第３の酸化膜）を１０００Å生成する。このＳｉＯ2
膜１３７の膜厚は、必ずＳｉＯ2 膜１３０より厚くす
る。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３８を１
０００〜２０００Å生成する。
ホトリソエッチングにより、ビットコンタクト（図示な
し）を形成した後、多結晶Ｓｉ膜１３５（第２の多結晶
Ｓｉ膜）を１０００Å程度、ＬＰ−ＣＶＤ法により生成
し、更に、リンイオンをイオン注入する。次に、スパッ
タ法により、ＷＳｉ膜１３６を１０００〜２０００Å程
度生成する。更に、ＣＶＤ法によりＳｉＯ2 膜１３７
（第３の酸化膜）を１０００Å生成する。このＳｉＯ2
膜１３７の膜厚は、必ずＳｉＯ2 膜１３０より厚くす
る。更に、ＬＰ−ＣＶＤ法により、ＳｉＮ膜１３８を１
０００〜２０００Å生成する。
【００３６】（６）次いで、図１５（ａ）に示すよう
に、リソグラフィエッチングにより、ＳｉＮ膜１３８、
ＳｉＯ2 膜１３７、ＷＳｉ膜１３６、多結晶Ｓｉ膜１３
５をパターニングし、ビット線を形成する。次に、ＣＶ
Ｄ法により、ＳｉＯ2 膜１３９（第４の酸化膜）を１０
００Å程度生成する。 （７）次に、図１５（ｂ）に示すように、異方性エッチ
ングにより、ＳｉＯ2膜１３９をエッチバックし、ビッ
ト線の側壁にサイドウォール１４０（第１のサイドウォ
ール）を形成する。この時、ＳｉＮ膜１３４があるた
め、ＢＰＳＧ膜１３３はエッチングされない。次に、Ｌ
Ｐ−ＣＶＤ法により、ＳｉＮ膜１４１（第３の窒化膜）
を１０００Å程度生成する。
に、リソグラフィエッチングにより、ＳｉＮ膜１３８、
ＳｉＯ2 膜１３７、ＷＳｉ膜１３６、多結晶Ｓｉ膜１３
５をパターニングし、ビット線を形成する。次に、ＣＶ
Ｄ法により、ＳｉＯ2 膜１３９（第４の酸化膜）を１０
００Å程度生成する。 （７）次に、図１５（ｂ）に示すように、異方性エッチ
ングにより、ＳｉＯ2膜１３９をエッチバックし、ビッ
ト線の側壁にサイドウォール１４０（第１のサイドウォ
ール）を形成する。この時、ＳｉＮ膜１３４があるた
め、ＢＰＳＧ膜１３３はエッチングされない。次に、Ｌ
Ｐ−ＣＶＤ法により、ＳｉＮ膜１４１（第３の窒化膜）
を１０００Å程度生成する。
【００３７】（８）次に、図１５（ｃ）に示すように、
異方性エッチングにより、ＳｉＮ膜１４１をエッチバッ
クし、ビット線の側壁にサイドウォール１４２（第２の
サイドウォール）を形成する。この時、エッチング量を
ＳｉＮ膜１４１（１０００Å）より多くし、なおかつ、
ＳｉＮ膜１４１＋ＳｉＮ膜１３８（１０００＋１０００
〜２０００Å）以下とすることにより、ビット線上にＳ
ｉＮ膜１３８を残すようにする。ここで、ＳｉＮ膜１３
４の不要部はエッチングされ、ビット線の部分だけにＳ
ｉＮ膜１３４が残る。
異方性エッチングにより、ＳｉＮ膜１４１をエッチバッ
クし、ビット線の側壁にサイドウォール１４２（第２の
サイドウォール）を形成する。この時、エッチング量を
ＳｉＮ膜１４１（１０００Å）より多くし、なおかつ、
ＳｉＮ膜１４１＋ＳｉＮ膜１３８（１０００＋１０００
〜２０００Å）以下とすることにより、ビット線上にＳ
ｉＮ膜１３８を残すようにする。ここで、ＳｉＮ膜１３
４の不要部はエッチングされ、ビット線の部分だけにＳ
ｉＮ膜１３４が残る。
【００３８】（９）次に、図１６（ａ）に示すように、
サイドウォール１４２及びＳｉＮ膜１３８をマスクとし
て、ＢＰＳＧ膜１３３を高選択比エッチにてエッチング
する。 （１０）次に、図１６（ｂ）に示すように、ＳｉＮ膜１
４３をＬＰ−ＣＶＤ法により、１００Å程度生成し、Ｂ
ＰＳＧ膜１４４を数１０００Å生成する。次に、ウェッ
トＯ2 雰囲気中でフローを行う。ＳｉＮ膜１４３がＢＰ
ＳＧ膜１４４の下全面を覆っているため、ウェットフロ
ーが可能となり、ＢＰＳＧ膜１４４の平坦化を低温で効
率よく行うことができる。
サイドウォール１４２及びＳｉＮ膜１３８をマスクとし
て、ＢＰＳＧ膜１３３を高選択比エッチにてエッチング
する。 （１０）次に、図１６（ｂ）に示すように、ＳｉＮ膜１
４３をＬＰ−ＣＶＤ法により、１００Å程度生成し、Ｂ
ＰＳＧ膜１４４を数１０００Å生成する。次に、ウェッ
トＯ2 雰囲気中でフローを行う。ＳｉＮ膜１４３がＢＰ
ＳＧ膜１４４の下全面を覆っているため、ウェットフロ
ーが可能となり、ＢＰＳＧ膜１４４の平坦化を低温で効
率よく行うことができる。
【００３９】（１１）次に、図１６（ｃ）に示すよう
に、リソグラフィにより、セルコンタクトのレジストパ
ターン１４５を形成する。ＢＰＳＧ膜のエッチングレー
トが、ＳｉＮ膜のレートに対し大きく（２０以上）なる
エッチング条件において、ＢＰＳＧ膜１４４をエッチン
グする。 （１２）次に、図１７（ａ）に示すように、ＳｉＮ膜の
エッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件
で、ＳｉＮ膜１３２、ＳｉＮ膜１３８及びサイドウォー
ル１４２をエッチングする。
に、リソグラフィにより、セルコンタクトのレジストパ
ターン１４５を形成する。ＢＰＳＧ膜のエッチングレー
トが、ＳｉＮ膜のレートに対し大きく（２０以上）なる
エッチング条件において、ＢＰＳＧ膜１４４をエッチン
グする。 （１２）次に、図１７（ａ）に示すように、ＳｉＮ膜の
エッチングレートが、ＢＰＳＧ膜に比べ大きくなる条件
で、ＳｉＮ膜１３２、ＳｉＮ膜１３８及びサイドウォー
ル１４２をエッチングする。
【００４０】（１１）次に、図１７（ｂ）に示すよう
に、ＳｉＯ2 膜１３０をエッチングし、サイドウォール
１４６（第３のサイドウォール）を形成する。この時の
エッチング量を、ＳｉＯ2 膜１３０の膜厚（５００Å）
以上、ＳｉＯ2 膜１３７の膜厚（１０００Å）とするこ
とで、ビット線上にはＳｉＯ2 膜１３７が残る。 （１２）次に、図１８（ａ）に示すように、レジストパ
ターン１４５を除去した後、キャパシタ下部電極となる
多結晶Ｓｉ膜１４７を、ＬＰ−ＣＶＤ法により生成し、
ヒ素イオンを注入する。
に、ＳｉＯ2 膜１３０をエッチングし、サイドウォール
１４６（第３のサイドウォール）を形成する。この時の
エッチング量を、ＳｉＯ2 膜１３０の膜厚（５００Å）
以上、ＳｉＯ2 膜１３７の膜厚（１０００Å）とするこ
とで、ビット線上にはＳｉＯ2 膜１３７が残る。 （１２）次に、図１８（ａ）に示すように、レジストパ
ターン１４５を除去した後、キャパシタ下部電極となる
多結晶Ｓｉ膜１４７を、ＬＰ−ＣＶＤ法により生成し、
ヒ素イオンを注入する。
【００４１】（１３）次に、図１８（ｂ）に示すよう
に、多結晶Ｓｉ膜１４７をパターニングした後、キャパ
シタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜１４８、キ
ャパシタ上部電極となる多結晶Ｓｉ膜１４９を生成す
る。このようにして、平面的にみると、図１３に示すよ
うなセルコンタクト１５０を得ることができる。なお、
１５１はビットコンタクトを示している。
に、多結晶Ｓｉ膜１４７をパターニングした後、キャパ
シタの誘電膜となるＳｉＯ2 ／ＳｉＮ複合膜１４８、キ
ャパシタ上部電極となる多結晶Ｓｉ膜１４９を生成す
る。このようにして、平面的にみると、図１３に示すよ
うなセルコンタクト１５０を得ることができる。なお、
１５１はビットコンタクトを示している。
【００４２】以上の第２実施例によれば、ＳｉＮ膜１４
３の存在により、ＢＰＳＧ膜１４４のウェット・フロー
化が可能となり、ドライ・フロー（第１実施例）に比
べ、プロセスを低温化でき、トランジスタ等の素子特性
にマージンを持たせることができる。また、ドライ・フ
ローと同じ温度で、ウェット・フローを行えば、ＢＰＳ
Ｇ膜１４４の表面平坦度が向上することになり、セルコ
ンタクト、キャパシタ下部電極等の後工程のパターニン
グ特性にマージンを持たせることができる。
３の存在により、ＢＰＳＧ膜１４４のウェット・フロー
化が可能となり、ドライ・フロー（第１実施例）に比
べ、プロセスを低温化でき、トランジスタ等の素子特性
にマージンを持たせることができる。また、ドライ・フ
ローと同じ温度で、ウェット・フローを行えば、ＢＰＳ
Ｇ膜１４４の表面平坦度が向上することになり、セルコ
ンタクト、キャパシタ下部電極等の後工程のパターニン
グ特性にマージンを持たせることができる。
【００４３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、セルコンタクトの
ワード線及びビット線にかかるようなパターンにおいて
も、ワード線の側部は酸化膜サイドウォールで、また、
ワード線上部は酸化膜によって、キャパシタ下部電極と
電気的な絶縁が保たれており、また、ビット線の側部は
酸化膜サイドウォールで、また、ビット線の上部は酸化
膜によって、キャパシタ下部電極と電気的な絶縁が保た
れているので、ＤＲＡＭのメモリセルの正常な動作が得
られる。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、セルコンタクトの
ワード線及びビット線にかかるようなパターンにおいて
も、ワード線の側部は酸化膜サイドウォールで、また、
ワード線上部は酸化膜によって、キャパシタ下部電極と
電気的な絶縁が保たれており、また、ビット線の側部は
酸化膜サイドウォールで、また、ビット線の上部は酸化
膜によって、キャパシタ下部電極と電気的な絶縁が保た
れているので、ＤＲＡＭのメモリセルの正常な動作が得
られる。
【００４５】したがって、メモリセルパターンを設計す
る際に、セルコンタクトのパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。 （２）請求項２記載の発明によれば、ＳｉＮ膜の存在に
より、ＢＰＳＧ膜のウェット・フロー化が可能となり、
ドライ・フロー（第１実施例）に比べ、プロセスを低温
化でき、トランジスタ等の素子特性にマージンを持たせ
ることができる。
る際に、セルコンタクトのパターンを、ワード線及びビ
ット線のパターンとの合わせを無視してレイアウトする
ことができ、２５６Ｍb ＤＲＡＭ以降の微細なＤＲＡＭ
メモリセルの形成を可能とすることができる。 （２）請求項２記載の発明によれば、ＳｉＮ膜の存在に
より、ＢＰＳＧ膜のウェット・フロー化が可能となり、
ドライ・フロー（第１実施例）に比べ、プロセスを低温
化でき、トランジスタ等の素子特性にマージンを持たせ
ることができる。
【００４６】また、ドライ・フローと同じ温度で、ウェ
ット・フローを行えば、ＢＰＳＧ膜の表面平坦度が向上
することになり、セルコンタクト、キャパシタ下部電極
等の後工程のパターニング特性にマージンを持たせるこ
とができる。
ット・フローを行えば、ＢＰＳＧ膜の表面平坦度が向上
することになり、セルコンタクト、キャパシタ下部電極
等の後工程のパターニング特性にマージンを持たせるこ
とができる。
【図１】本発明の第１実施例を示すＤＲＡＭ素子のセル
パターン図である。
パターン図である。
【図２】本発明の第１実施例を示すＤＲＡＭセルのコン
タクト部の断面図である。
タクト部の断面図である。
【図３】本発明の第１実施例を示すＤＲＡＭセルのコン
タクト部の製造工程断面図（その１）である。
タクト部の製造工程断面図（その１）である。
【図４】本発明の第１実施例を示すＤＲＡＭセルのコン
タクト部の製造工程断面図（その２）である。
タクト部の製造工程断面図（その２）である。
【図５】本発明の第１実施例を示すＤＲＡＭセルのコン
タクト部の製造工程断面図（その３）である。
タクト部の製造工程断面図（その３）である。
【図６】本発明の第１実施例を示すＤＲＡＭセルのコン
タクト部の製造工程断面図（その４）である。
タクト部の製造工程断面図（その４）である。
【図７】本発明の第１実施例を示すＤＲＡＭセルの断面
図である。
図である。
【図８】従来の第１のＤＲＡＭセルの断面図である。
【図９】図８のＤＲＡＭセルの平面図である。
【図１０】従来の第２のＤＲＡＭセルの断面図である。
【図１１】図１０のＤＲＡＭセルの平面図である。
【図１２】従来の第２のＤＲＡＭセルのコンタクトパタ
ーンの拡大平面図である。
ーンの拡大平面図である。
【図１３】本発明の第２実施例を示すＤＲＡＭ素子のセ
ルパターン図である。
ルパターン図である。
【図１４】本発明の第２実施例を示すＤＲＡＭセルのコ
ンタクト部の製造工程断面図（その１）である。
ンタクト部の製造工程断面図（その１）である。
【図１５】本発明の第２実施例を示すＤＲＡＭセルのコ
ンタクト部の製造工程断面図（その２）である。
ンタクト部の製造工程断面図（その２）である。
【図１６】本発明の第２実施例を示すＤＲＡＭセルのコ
ンタクト部の製造工程断面図（その３）である。
ンタクト部の製造工程断面図（その３）である。
【図１７】本発明の第２実施例を示すＤＲＡＭセルのコ
ンタクト部の製造工程断面図（その４）である。
ンタクト部の製造工程断面図（その４）である。
【図１８】本発明の第２実施例を示すＤＲＡＭセルのコ
ンタクト部の製造工程断面図（その５）である。
ンタクト部の製造工程断面図（その５）である。
２１，１２１ Ｐ型Ｓｉ基板 ２２，１２２ 能動領域 ２３，１２３ 分離領域 ２４，１２４ ゲート酸化膜 ２５，１２５ 選択酸化膜 ２６，３５，１２６，１３５ 多結晶Ｓｉ膜 ２７，３０，３７，３９，１２７，１３０，１３７，１
３９ ＳｉＯ2 膜 ２８，１２８ パターニングされたＳｉＯ2 膜 ２９，１２９ ワード線（多結晶Ｓｉ膜） ３１，１３１ Ｎ型不純物層 ３２，３４，３８，４１，１３２，１３４，１３８，１
４１，１４３ ＳｉＮ膜 ３３，４３，１３３，１４４ ＢＰＳＧ膜 ３６，１３６ ＷＳｉ膜 ４０，４２，４５，１４０，１４２，１４６ サイド
ウォール ４４，１４５ レジストパターン ４６，１４７ 多結晶Ｓｉ膜（キャパシタ下部電極） ４７，１４８ ＳｉＯ2 ／ＳｉＮ複合膜（キャパシタ
の誘電膜） ４８，１４９ 多結晶Ｓｉ膜（キャパシタ上部電極） ４９，１５０ セルコンタクト ５０，１５１ ビットコンタクト
３９ ＳｉＯ2 膜 ２８，１２８ パターニングされたＳｉＯ2 膜 ２９，１２９ ワード線（多結晶Ｓｉ膜） ３１，１３１ Ｎ型不純物層 ３２，３４，３８，４１，１３２，１３４，１３８，１
４１，１４３ ＳｉＮ膜 ３３，４３，１３３，１４４ ＢＰＳＧ膜 ３６，１３６ ＷＳｉ膜 ４０，４２，４５，１４０，１４２，１４６ サイド
ウォール ４４，１４５ レジストパターン ４６，１４７ 多結晶Ｓｉ膜（キャパシタ下部電極） ４７，１４８ ＳｉＯ2 ／ＳｉＮ複合膜（キャパシタ
の誘電膜） ４８，１４９ 多結晶Ｓｉ膜（キャパシタ上部電極） ４９，１５０ セルコンタクト ５０，１５１ ビットコンタクト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】 ＤＲＡＭセルコンタクトのパターンがワ
ード線、ビット線にかかるようなパターンレイアウトに
おいて、（ａ）ワード線の側部は酸化膜サイドウォール
によって、ワード線の上部は酸化膜によってそれぞれキ
ャパシタ下部電極と電気的に絶縁が保たれ、（ｂ）ビッ
ト線の側部は酸化膜サイドウォールによって、ビット線
の上部は酸化膜によってそれぞれキャパシタ下部電極と
電気的に絶縁が保たれていることを特徴とするＤＲＡＭ
セルコンタクトの構造。 - 【請求項２】 ＤＲＡＭセルコンタクトの形成方法にお
いて、（ａ）不純物がドープされた第１の多結晶Ｓｉ上
に第１の酸化膜を生成し、この複合膜でワード線のパタ
ーンを形成する工程と、（ｂ）その上に第２の酸化膜を
生成する工程と、（ｃ）その上に第１の窒化膜を生成す
る工程と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを
行う工程と、（ｅ）不純物がドープされた第２の多結晶
Ｓｉ膜、ＷＳｉ膜、第３の酸化膜、第２の窒化膜を順次
生成し、この複合膜でビット線のパターンを形成する工
程と、（ｆ）その上に第４の酸化膜を生成し、異方性エ
ッチングによりビット線の側部に第１のサイドウォール
を形成する工程と、（ｇ）その上に第３の窒化膜を生成
し、異方性エッチングにより第２のサイドウォールを形
成する工程と、（ｈ）第２のＢＰＳＧ膜を生成し、ドラ
イＮ2 雰囲気にてＢＰＳＧフローを行う工程と、（ｉ）
セルコンタクトのレジストパターンを形成する工程と、
（ｊ）ＢＰＳＧとＳｉＮとの高選択比エッチングにて前
記第１及び第２のＢＰＳＧ膜をエッチングする工程と、
（ｋ）ＳｉＮとＢＰＳＧとの高選択比エッチングにて前
記第１の窒化膜、第２の窒化膜及び第２のサイドウォー
ルをエッチングする工程と、（ｌ）異方性エッチングに
よりワード線の側部に第３のサイドウォールを形成する
とともに前記第２の酸化膜をエッチングしコンタクトを
とる工程とを有することを特徴とするＤＲＡＭセルコン
タクトの形成方法。 - 【請求項３】 ＤＲＡＭセルコンタクトの形成方法 （ａ）不純物がドープされた第１の多結晶Ｓｉ上に第１
の酸化膜を生成し、この複合膜でワード線のパターンを
形成する工程と、（ｂ）その上に第２の酸化膜を生成す
る工程と、（ｃ）その上に第１の窒化膜を生成する工程
と、（ｄ）第１のＢＰＳＧ膜を生成し、フローを行う工
程と、（ｅ）不純物がドープされた第２の多結晶Ｓｉ
膜、ＷＳｉ膜、第３の酸化膜、第２の窒化膜を順次生成
し、この複合膜でビット線のパターンを形成する工程
と、（ｆ）その上に第４の酸化膜を生成し、異方性エッ
チングによりビット線の側部に第１のサイドウォールを
形成する工程と、（ｇ）その上に第３の窒化膜を生成
し、異方性エッチングにより第２のサイドウォールを形
成する工程と、（ｈ）該第２のサイドウォール及び前記
第２の窒化膜をマスクとし、ＢＰＳＧ／ＳｉＮ高選択比
エッチングにて前記第１のＢＰＳＧ膜をエッチングする
工程と、（ｉ）その上に、第４の窒化膜、第２のＢＰＳ
Ｇを順次生成し、ウェットＯ2 雰囲気にてＢＰＳＧフロ
ーを行う工程と、（ｊ）セルコンタクトのレジストパタ
ーンを形成する工程と、（ｋ）ＢＰＳＧとＳｉＮとの高
選択比エッチングにて前記第１及び第２のＢＰＳＧ膜を
エッチングする工程と、（ｌ）ＳｉＮとＢＰＳＧとの高
選択比エッチングにて前記第１の窒化膜、第２の窒化膜
及び第２のサイドウォールをエッチングする工程と、
（ｍ）異方性エッチングによりワード線の側部に第３の
サイドウォールを形成するとともに前記第２の酸化膜を
エッチングしコンタクトをとる工程とを有することを特
徴とするＤＲＡＭセルコンタクトの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26043294A JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26043294A JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125141A true JPH08125141A (ja) | 1996-05-17 |
| JP3571088B2 JP3571088B2 (ja) | 2004-09-29 |
Family
ID=17347859
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26043294A Expired - Fee Related JP3571088B2 (ja) | 1994-10-25 | 1994-10-25 | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
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|---|---|
| JP (1) | JP3571088B2 (ja) |
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-
1994
- 1994-10-25 JP JP26043294A patent/JP3571088B2/ja not_active Expired - Fee Related
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